一、vivado连接到notepad根据你安装的位置写入C:/Program Files (x86)/Notepad/notepad.exe [file name] -n[line number]还要注意的是你所复制的地址符号是\需要改成/二、执行 Vivado 提示的重连指令Vivado 的报错窗口里建议了disconnect_hw_server和connect_hw_server。你不用关软件直接做以下操作在底部的Tcl Console窗口里输入以下命令并回车disconnect_hw_server然后输入connect_hw_server再次点击 Hardware Manager 里的Open Target-Auto Connect。这相当于重启了 Vivado 的硬件通信服务能解决很多因为端口占用或缓存导致的假死问题。三、烧录MCS文件窗口验证【Flash 上电自动加载程序】✅必须拔掉 JTAG 仿真器再断电重启开发板原因 很多 Xilinx FPGA 开发板硬件设计 只要 JTAG 仿真器插着FPGA 强制进入 JTAG 配置模式不会去读取 Flash 里的程序 现象就是JTAG 直接下载 bit → LED 亮Flash 烧好 MCS不拔仿真器上电 → FPGA 不从 Flash 启动灯不亮四、Simulation Sources(仿真文件红框 1tb_freq_meter_eq (tb_freq_meter.v)身份Testbench仿真测试平台。作用它负责给电路产生时钟信号、复位信号、输入激励等。它里面写的是测试代码不能被综合成真实芯片里的硬件电路。红框 2u_freq_meter_eq : freq_meter_eq (freq_meter_eq.v)身份被测设计模块DUT的例化。作用这是你真正想要实现功能的Verilog 硬件代码频率计模块。它会被综合并烧录到 FPGA 芯片里跑。五、工程汇总面板1. Settings工程基础配置器件xc7a100tfg676-1Artix-7Top module name: freq_meter_eq⚠️ 重点当前工程顶层模块为freq_meter_eq综合、布局布线都是基于这个顶层 如果后续仿真、下载硬件要确认顶层是否正确。2. Synthesis综合区域Status✅Complete→ 综合已经顺利跑完存在4 critical warnings严重警告、2 warnings普通警告3. Implementation布局布线区域StatusRunning write_bitstream当前正在生成比特流文件.bit还没完成。 这一步完成后才能将 bit 文件下载到 FPGA 开发板。存在 2 条严重警告、3 条普通警告4. DRC Violations设计规则检查布局布线后 DRC 检查存在 3 个警告建议 bit 流生成完成后查看报告确认是否影响功能。5. Timing时序信息WNS/TNS 显示NA原因比特流还未生成时序报告尚未产生等 write_bitstream 结束后才能查看时序裕量。