NEORV32架构深度解析如何用模块化设计打造极致灵活的RISC-V微控制器【免费下载链接】neorv32️ A small, customizable and extensible MCU-class 32-bit RISC-V soft-core CPU and microcontroller-like SoC written in platform-independent VHDL.项目地址: https://gitcode.com/gh_mirrors/ne/neorv32当你面对一个嵌入式项目需要在有限的FPGA资源中实现高性能、可定制化的RISC-V处理器时传统的硬核方案往往让你陷入两难要么性能不足要么资源浪费。这正是NEORV32诞生的背景——一个真正理解嵌入式开发者痛点的开源解决方案。NEORV32不是一个简单的RISC-V实现而是一个完整的模块化微控制器生态系统。它采用平台无关的VHDL编写让你能够在各种FPGA平台上快速部署同时保持对每个功能模块的完全控制权。今天我们将深入探讨NEORV32如何通过创新的架构设计解决嵌入式开发中的核心挑战。从设计哲学到实际应用NEORV32的模块化革命1. 可配置性的艺术从一刀切到按需定制传统嵌入式处理器往往采用固定架构即使你只需要UART和GPIO也必须接受整套外设和缓存系统。NEORV32彻底改变了这一范式通过参数化配置让你精确控制每个功能模块的启用与禁用。在NEORV32的顶层实体中超过70个通用参数generic parameters定义了处理器的完整配置。这些参数不是简单的开关而是精细的调优旋钮-- RISC-V ISA扩展配置示例 RISCV_ISA_C : boolean : false; -- 压缩指令扩展 RISCV_ISA_M : boolean : false; -- 乘法/除法扩展 RISCV_ISA_Zfinx : boolean : false; -- 32位浮点扩展 RISCV_ISA_Zbb : boolean : false; -- 基础位操作扩展 -- 内存系统配置 IMEM_SIZE : natural : 16*1024; -- 指令内存大小 DMEM_SIZE : natural : 8*1024; -- 数据内存大小 ICACHE_EN : boolean : false; -- 指令缓存启用 DCACHE_EN : boolean : false; -- 数据缓存启用这种设计哲学带来了革命性的灵活性一个用于简单控制的物联网节点可以禁用所有高级扩展将资源占用降至最低而一个需要复杂信号处理的系统则可以启用浮点单元和缓存系统实现高性能计算。2. 内存架构的智慧平衡性能与资源内存设计是嵌入式系统的核心挑战之一。NEORV32采用分层地址空间架构巧妙平衡了性能、灵活性和资源效率。上图展示了NEORV32的地址空间布局这是理解其内存设计的关键0x00000000-0x7FFFFFFF缓存区域主要用于内部存储器IMEM/DMEM0x80000000-0xDFFFFFFF可配置的非缓存区域用于扩展数据存储0xE0000000-0xEFFFFFFF串行内存控制器区域支持外部PSRAM/Flash0xF0000000-0xFFFFFFFF内部I/O外设区域每个设备占用64KB空间这种设计的精妙之处在于缓存与非缓存的明确分离。内部存储器使用缓存提升性能而外设和串行内存则使用非缓存访问避免了缓存一致性的复杂性问题。更重要的是每个区域的基地址和大小都可以通过参数配置让你根据具体应用优化内存布局。3. 总线系统的创新层次化设计提升效率在嵌入式系统中总线往往是性能瓶颈。NEORV32采用层次化总线架构通过智能仲裁和优先级管理实现了高效的数据传输。从架构图中可以看到NEORV32的总线系统不是简单的单一总线而是由多个开关组成的智能网络核心开关Core Switch连接CPU与缓存系统处理最高优先级的访问请求DMA开关DMA Switch管理直接内存访问支持并发传输AMO控制器处理原子内存操作确保多核环境下的数据一致性网关Gateway作为系统枢纽连接内部和外部总线I/O开关I/O Switch管理外设访问支持优先级仲裁这种层次化设计的关键优势是并发性和可扩展性。DMA传输可以在不影响CPU执行的情况下进行多个外设可以同时访问总线而XBUS接口则为外部设备扩展提供了标准化的连接方式。CPU核心的微架构创新性能与面积的完美平衡4. 流水线设计的工程智慧NEORV32的CPU核心采用混合执行策略结合了多周期和流水线设计的优点。这种设计决策体现了对嵌入式场景的深刻理解从架构图可以看出NEORV32的CPU包含几个关键创新指令预取缓冲区减少取指延迟提高流水线效率分离的地址计算单元ALU专门处理算术运算而地址计算由独立单元完成物理内存保护PMP在加载/存储单元中集成提供硬件级安全协处理器接口支持自定义功能单元的灵活扩展这种设计的核心思想是避免过度优化。在嵌入式环境中面积和功耗约束往往比极致性能更重要。NEORV32通过精心选择的流水线深度和功能单元分离在保持合理性能的同时最小化资源占用。5. 可配置的时序特性安全与性能的权衡NEORV32提供了独特的时序配置选项这在安全关键应用中尤为重要-- 时序和安全配置 CPU_CONSTT_BR_EN : boolean : false; -- 启用恒定时间分支 CPU_FAST_MUL_EN : boolean : false; -- 使用DSP实现快速乘法 CPU_FAST_SHIFT_EN : boolean : false; -- 启用快速桶形移位器恒定时间分支功能确保分支指令的执行时间与数据无关这对防御时序侧信道攻击至关重要。虽然这会轻微影响性能但在安全支付终端或加密设备中这种权衡是必要的。快速乘法器选项展示了NEORV32的实用主义设计哲学。当启用时系统使用FPGA的DSP单元实现乘法器大幅提升性能当禁用时使用面积优化的串行乘法器节省宝贵资源。外设系统的模块化设计从通用到专用6. 标准外设的灵活配置NEORV32的外设系统体现了模块化设计的极致。每个外设都是独立的VHDL实体可以单独启用、禁用和配置UART支持0-2个实例波特率可配置SPI支持主机和从机模式时钟频率可调TWII2C兼容标准I2C协议支持多主机仲裁GPIO每个引脚可独立配置为输入/输出支持中断这种模块化带来的最大好处是资源优化。如果你的应用不需要SPI可以完全禁用相关模块节省逻辑资源和布线资源。更重要的是每个外设的地址映射都是固定的简化了软件驱动开发。7. 自定义功能子系统CFS无限扩展的可能性NEORV32最强大的特性之一是自定义功能子系统。这不仅仅是用户自定义逻辑的简单接口而是一个完整的协处理器框架-- CFS配置示例 CFS_EN : boolean : false; -- 启用自定义功能子系统 CFS_NUM_REG : natural : 0; -- 配置寄存器数量 CFS_IN_SIZE : natural : 32; -- 输入数据宽度 CFS_OUT_SIZE : natural : 32; -- 输出数据宽度通过CFS你可以实现硬件加速器、专用加密引擎、传感器接口等任何自定义功能。CFS通过专用的内存映射接口与CPU通信支持中断和DMA传输实现了软硬件的无缝集成。调试与验证从原型到生产的完整支持8. 片上调试器OCD生产级调试能力NEORV32集成了完整的RISC-V调试规范实现支持通过JTAG接口进行硬件级调试硬件断点和观察点最多支持16个硬件触发点调试认证可选的安全认证机制防止未授权访问执行跟踪通过RVFI接口提供指令执行跟踪调试系统的设计考虑了生产环境的需求。调试认证功能确保只有授权工具可以访问调试接口这在安全敏感应用中至关重要。同时调试模块的资源占用是可配置的你可以在开发阶段启用完整调试功能在生产阶段禁用以节省资源。9. 双核SMP支持面向未来的可扩展性NEORV32支持**对称多处理SMP**配置这是其架构前瞻性的体现DUAL_CORE_EN : boolean : false; -- 启用双核SMP双核配置不仅仅是复制一个CPU核心那么简单。NEORV32实现了完整的缓存一致性协议和核间中断机制通过CLINT核心本地中断控制器协调两个核心的操作。这种设计让你能够轻松构建多核系统应对日益复杂的嵌入式应用需求。实战配置指南从理论到实践10. 最小化配置极致资源优化对于资源受限的应用以下配置实现了最小的资源占用entity neorv32_minimal is generic ( -- 基本配置 CLOCK_FREQUENCY : natural : 50000000, -- 50MHz时钟 -- 禁用所有高级功能 RISCV_ISA_M : boolean : false, -- 禁用乘法/除法 RISCV_ISA_C : boolean : false, -- 禁用压缩指令 ICACHE_EN : boolean : false, -- 禁用指令缓存 DCACHE_EN : boolean : false, -- 禁用数据缓存 -- 最小外设集合 UART0_EN : boolean : true, -- 仅启用UART0 GPIO_EN : boolean : true, -- 启用GPIO -- 最小内存配置 IMEM_SIZE : natural : 4*1024, -- 4KB指令内存 DMEM_SIZE : natural : 2*1024 -- 2KB数据内存 );这种配置在小型FPGA上仅需约1000个LUT却提供了完整的RISC-V处理能力。11. 高性能配置平衡性能与资源对于需要处理复杂算法的应用以下配置提供了良好的性能平衡entity neorv32_balanced is generic ( -- 性能优化配置 CLOCK_FREQUENCY : natural : 100000000, -- 100MHz时钟 -- 启用关键ISA扩展 RISCV_ISA_M : boolean : true, -- 启用硬件乘法/除法 RISCV_ISA_C : boolean : true, -- 启用压缩指令减少代码大小 RISCV_ISA_Zfinx : boolean : true, -- 启用浮点运算 -- 缓存配置 ICACHE_EN : boolean : true, -- 4KB指令缓存 ICACHE_SIZE : natural : 4*1024, DCACHE_EN : boolean : true, -- 4KB数据缓存 DCACHE_SIZE : natural : 4*1024, -- 完整外设集合 UART0_EN : boolean : true, UART1_EN : boolean : true, SPI_EN : boolean : true, TWI_EN : boolean : true, -- 充足的内存 IMEM_SIZE : natural : 32*1024, -- 32KB指令内存 DMEM_SIZE : natural : 16*1024 -- 16KB数据内存 );12. 安全关键配置防御侧信道攻击对于支付终端、加密设备等安全敏感应用entity neorv32_secure is generic ( -- 安全增强配置 CPU_CONSTT_BR_EN : boolean : true, -- 恒定时间分支 CPU_FAST_SHIFT_EN : boolean : false, -- 禁用快速移位避免时序泄漏 -- 调试安全 OCD_EN : boolean : true, -- 启用调试 OCD_AUTHENTICATION : boolean : true, -- 调试认证 -- 内存保护 PMP_EN : boolean : true, -- 物理内存保护 PMP_NUM_REGIONS : natural : 8, -- 8个保护区域 -- 加密扩展 RISCV_ISA_Zknd : boolean : true, -- AES解密 RISCV_ISA_Zkne : boolean : true, -- AES加密 RISCV_ISA_Zknh : boolean : true -- SHA哈希 );设计哲学总结NEORV32的工程智慧NEORV32的成功不仅仅在于技术实现更在于其背后的设计哲学模块化至上每个功能都是可选的每个模块都是独立的配置驱动通过参数化实现极致的灵活性资源意识在性能、面积和功耗之间寻求最佳平衡标准兼容严格遵循RISC-V规范确保软件生态兼容性安全考量从架构层面考虑安全需求提供硬件级保护这张完整的处理器架构图展示了NEORV32如何将所有这些设计原则融合到一个统一的系统中。从核心CPU到外设接口从调试系统到自定义功能每个部分都体现了模块化、可配置和标准兼容的设计理念。下一步行动开始你的NEORV32之旅要开始使用NEORV32首先克隆项目仓库git clone https://gitcode.com/gh_mirrors/ne/neorv32然后探索以下关键资源硬件设计查看rtl/core/目录下的VHDL源代码理解模块化设计软件支持查看sw/目录下的驱动和示例程序文档资源阅读docs/datasheet/中的详细技术文档测试平台参考sim/目录下的仿真环境NEORV32不仅是一个RISC-V处理器更是一个嵌入式系统设计的完整解决方案。无论你是要构建一个简单的物联网节点还是一个复杂的多核信号处理系统NEORV32都能提供恰到好处的灵活性和性能。它的模块化架构让你能够精确控制每个功能模块在资源、性能和功能之间找到完美的平衡点。现在是时候将这种设计哲学应用到你的下一个嵌入式项目中了。【免费下载链接】neorv32️ A small, customizable and extensible MCU-class 32-bit RISC-V soft-core CPU and microcontroller-like SoC written in platform-independent VHDL.项目地址: https://gitcode.com/gh_mirrors/ne/neorv32创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考 NEORV32架构深度解析：如何用模块化设计打造极致灵活的RISC-V微控制器
NEORV32架构深度解析如何用模块化设计打造极致灵活的RISC-V微控制器【免费下载链接】neorv32️ A small, customizable and extensible MCU-class 32-bit RISC-V soft-core CPU and microcontroller-like SoC written in platform-independent VHDL.项目地址: https://gitcode.com/gh_mirrors/ne/neorv32当你面对一个嵌入式项目需要在有限的FPGA资源中实现高性能、可定制化的RISC-V处理器时传统的硬核方案往往让你陷入两难要么性能不足要么资源浪费。这正是NEORV32诞生的背景——一个真正理解嵌入式开发者痛点的开源解决方案。NEORV32不是一个简单的RISC-V实现而是一个完整的模块化微控制器生态系统。它采用平台无关的VHDL编写让你能够在各种FPGA平台上快速部署同时保持对每个功能模块的完全控制权。今天我们将深入探讨NEORV32如何通过创新的架构设计解决嵌入式开发中的核心挑战。从设计哲学到实际应用NEORV32的模块化革命1. 可配置性的艺术从一刀切到按需定制传统嵌入式处理器往往采用固定架构即使你只需要UART和GPIO也必须接受整套外设和缓存系统。NEORV32彻底改变了这一范式通过参数化配置让你精确控制每个功能模块的启用与禁用。在NEORV32的顶层实体中超过70个通用参数generic parameters定义了处理器的完整配置。这些参数不是简单的开关而是精细的调优旋钮-- RISC-V ISA扩展配置示例 RISCV_ISA_C : boolean : false; -- 压缩指令扩展 RISCV_ISA_M : boolean : false; -- 乘法/除法扩展 RISCV_ISA_Zfinx : boolean : false; -- 32位浮点扩展 RISCV_ISA_Zbb : boolean : false; -- 基础位操作扩展 -- 内存系统配置 IMEM_SIZE : natural : 16*1024; -- 指令内存大小 DMEM_SIZE : natural : 8*1024; -- 数据内存大小 ICACHE_EN : boolean : false; -- 指令缓存启用 DCACHE_EN : boolean : false; -- 数据缓存启用这种设计哲学带来了革命性的灵活性一个用于简单控制的物联网节点可以禁用所有高级扩展将资源占用降至最低而一个需要复杂信号处理的系统则可以启用浮点单元和缓存系统实现高性能计算。2. 内存架构的智慧平衡性能与资源内存设计是嵌入式系统的核心挑战之一。NEORV32采用分层地址空间架构巧妙平衡了性能、灵活性和资源效率。上图展示了NEORV32的地址空间布局这是理解其内存设计的关键0x00000000-0x7FFFFFFF缓存区域主要用于内部存储器IMEM/DMEM0x80000000-0xDFFFFFFF可配置的非缓存区域用于扩展数据存储0xE0000000-0xEFFFFFFF串行内存控制器区域支持外部PSRAM/Flash0xF0000000-0xFFFFFFFF内部I/O外设区域每个设备占用64KB空间这种设计的精妙之处在于缓存与非缓存的明确分离。内部存储器使用缓存提升性能而外设和串行内存则使用非缓存访问避免了缓存一致性的复杂性问题。更重要的是每个区域的基地址和大小都可以通过参数配置让你根据具体应用优化内存布局。3. 总线系统的创新层次化设计提升效率在嵌入式系统中总线往往是性能瓶颈。NEORV32采用层次化总线架构通过智能仲裁和优先级管理实现了高效的数据传输。从架构图中可以看到NEORV32的总线系统不是简单的单一总线而是由多个开关组成的智能网络核心开关Core Switch连接CPU与缓存系统处理最高优先级的访问请求DMA开关DMA Switch管理直接内存访问支持并发传输AMO控制器处理原子内存操作确保多核环境下的数据一致性网关Gateway作为系统枢纽连接内部和外部总线I/O开关I/O Switch管理外设访问支持优先级仲裁这种层次化设计的关键优势是并发性和可扩展性。DMA传输可以在不影响CPU执行的情况下进行多个外设可以同时访问总线而XBUS接口则为外部设备扩展提供了标准化的连接方式。CPU核心的微架构创新性能与面积的完美平衡4. 流水线设计的工程智慧NEORV32的CPU核心采用混合执行策略结合了多周期和流水线设计的优点。这种设计决策体现了对嵌入式场景的深刻理解从架构图可以看出NEORV32的CPU包含几个关键创新指令预取缓冲区减少取指延迟提高流水线效率分离的地址计算单元ALU专门处理算术运算而地址计算由独立单元完成物理内存保护PMP在加载/存储单元中集成提供硬件级安全协处理器接口支持自定义功能单元的灵活扩展这种设计的核心思想是避免过度优化。在嵌入式环境中面积和功耗约束往往比极致性能更重要。NEORV32通过精心选择的流水线深度和功能单元分离在保持合理性能的同时最小化资源占用。5. 可配置的时序特性安全与性能的权衡NEORV32提供了独特的时序配置选项这在安全关键应用中尤为重要-- 时序和安全配置 CPU_CONSTT_BR_EN : boolean : false; -- 启用恒定时间分支 CPU_FAST_MUL_EN : boolean : false; -- 使用DSP实现快速乘法 CPU_FAST_SHIFT_EN : boolean : false; -- 启用快速桶形移位器恒定时间分支功能确保分支指令的执行时间与数据无关这对防御时序侧信道攻击至关重要。虽然这会轻微影响性能但在安全支付终端或加密设备中这种权衡是必要的。快速乘法器选项展示了NEORV32的实用主义设计哲学。当启用时系统使用FPGA的DSP单元实现乘法器大幅提升性能当禁用时使用面积优化的串行乘法器节省宝贵资源。外设系统的模块化设计从通用到专用6. 标准外设的灵活配置NEORV32的外设系统体现了模块化设计的极致。每个外设都是独立的VHDL实体可以单独启用、禁用和配置UART支持0-2个实例波特率可配置SPI支持主机和从机模式时钟频率可调TWII2C兼容标准I2C协议支持多主机仲裁GPIO每个引脚可独立配置为输入/输出支持中断这种模块化带来的最大好处是资源优化。如果你的应用不需要SPI可以完全禁用相关模块节省逻辑资源和布线资源。更重要的是每个外设的地址映射都是固定的简化了软件驱动开发。7. 自定义功能子系统CFS无限扩展的可能性NEORV32最强大的特性之一是自定义功能子系统。这不仅仅是用户自定义逻辑的简单接口而是一个完整的协处理器框架-- CFS配置示例 CFS_EN : boolean : false; -- 启用自定义功能子系统 CFS_NUM_REG : natural : 0; -- 配置寄存器数量 CFS_IN_SIZE : natural : 32; -- 输入数据宽度 CFS_OUT_SIZE : natural : 32; -- 输出数据宽度通过CFS你可以实现硬件加速器、专用加密引擎、传感器接口等任何自定义功能。CFS通过专用的内存映射接口与CPU通信支持中断和DMA传输实现了软硬件的无缝集成。调试与验证从原型到生产的完整支持8. 片上调试器OCD生产级调试能力NEORV32集成了完整的RISC-V调试规范实现支持通过JTAG接口进行硬件级调试硬件断点和观察点最多支持16个硬件触发点调试认证可选的安全认证机制防止未授权访问执行跟踪通过RVFI接口提供指令执行跟踪调试系统的设计考虑了生产环境的需求。调试认证功能确保只有授权工具可以访问调试接口这在安全敏感应用中至关重要。同时调试模块的资源占用是可配置的你可以在开发阶段启用完整调试功能在生产阶段禁用以节省资源。9. 双核SMP支持面向未来的可扩展性NEORV32支持**对称多处理SMP**配置这是其架构前瞻性的体现DUAL_CORE_EN : boolean : false; -- 启用双核SMP双核配置不仅仅是复制一个CPU核心那么简单。NEORV32实现了完整的缓存一致性协议和核间中断机制通过CLINT核心本地中断控制器协调两个核心的操作。这种设计让你能够轻松构建多核系统应对日益复杂的嵌入式应用需求。实战配置指南从理论到实践10. 最小化配置极致资源优化对于资源受限的应用以下配置实现了最小的资源占用entity neorv32_minimal is generic ( -- 基本配置 CLOCK_FREQUENCY : natural : 50000000, -- 50MHz时钟 -- 禁用所有高级功能 RISCV_ISA_M : boolean : false, -- 禁用乘法/除法 RISCV_ISA_C : boolean : false, -- 禁用压缩指令 ICACHE_EN : boolean : false, -- 禁用指令缓存 DCACHE_EN : boolean : false, -- 禁用数据缓存 -- 最小外设集合 UART0_EN : boolean : true, -- 仅启用UART0 GPIO_EN : boolean : true, -- 启用GPIO -- 最小内存配置 IMEM_SIZE : natural : 4*1024, -- 4KB指令内存 DMEM_SIZE : natural : 2*1024 -- 2KB数据内存 );这种配置在小型FPGA上仅需约1000个LUT却提供了完整的RISC-V处理能力。11. 高性能配置平衡性能与资源对于需要处理复杂算法的应用以下配置提供了良好的性能平衡entity neorv32_balanced is generic ( -- 性能优化配置 CLOCK_FREQUENCY : natural : 100000000, -- 100MHz时钟 -- 启用关键ISA扩展 RISCV_ISA_M : boolean : true, -- 启用硬件乘法/除法 RISCV_ISA_C : boolean : true, -- 启用压缩指令减少代码大小 RISCV_ISA_Zfinx : boolean : true, -- 启用浮点运算 -- 缓存配置 ICACHE_EN : boolean : true, -- 4KB指令缓存 ICACHE_SIZE : natural : 4*1024, DCACHE_EN : boolean : true, -- 4KB数据缓存 DCACHE_SIZE : natural : 4*1024, -- 完整外设集合 UART0_EN : boolean : true, UART1_EN : boolean : true, SPI_EN : boolean : true, TWI_EN : boolean : true, -- 充足的内存 IMEM_SIZE : natural : 32*1024, -- 32KB指令内存 DMEM_SIZE : natural : 16*1024 -- 16KB数据内存 );12. 安全关键配置防御侧信道攻击对于支付终端、加密设备等安全敏感应用entity neorv32_secure is generic ( -- 安全增强配置 CPU_CONSTT_BR_EN : boolean : true, -- 恒定时间分支 CPU_FAST_SHIFT_EN : boolean : false, -- 禁用快速移位避免时序泄漏 -- 调试安全 OCD_EN : boolean : true, -- 启用调试 OCD_AUTHENTICATION : boolean : true, -- 调试认证 -- 内存保护 PMP_EN : boolean : true, -- 物理内存保护 PMP_NUM_REGIONS : natural : 8, -- 8个保护区域 -- 加密扩展 RISCV_ISA_Zknd : boolean : true, -- AES解密 RISCV_ISA_Zkne : boolean : true, -- AES加密 RISCV_ISA_Zknh : boolean : true -- SHA哈希 );设计哲学总结NEORV32的工程智慧NEORV32的成功不仅仅在于技术实现更在于其背后的设计哲学模块化至上每个功能都是可选的每个模块都是独立的配置驱动通过参数化实现极致的灵活性资源意识在性能、面积和功耗之间寻求最佳平衡标准兼容严格遵循RISC-V规范确保软件生态兼容性安全考量从架构层面考虑安全需求提供硬件级保护这张完整的处理器架构图展示了NEORV32如何将所有这些设计原则融合到一个统一的系统中。从核心CPU到外设接口从调试系统到自定义功能每个部分都体现了模块化、可配置和标准兼容的设计理念。下一步行动开始你的NEORV32之旅要开始使用NEORV32首先克隆项目仓库git clone https://gitcode.com/gh_mirrors/ne/neorv32然后探索以下关键资源硬件设计查看rtl/core/目录下的VHDL源代码理解模块化设计软件支持查看sw/目录下的驱动和示例程序文档资源阅读docs/datasheet/中的详细技术文档测试平台参考sim/目录下的仿真环境NEORV32不仅是一个RISC-V处理器更是一个嵌入式系统设计的完整解决方案。无论你是要构建一个简单的物联网节点还是一个复杂的多核信号处理系统NEORV32都能提供恰到好处的灵活性和性能。它的模块化架构让你能够精确控制每个功能模块在资源、性能和功能之间找到完美的平衡点。现在是时候将这种设计哲学应用到你的下一个嵌入式项目中了。【免费下载链接】neorv32️ A small, customizable and extensible MCU-class 32-bit RISC-V soft-core CPU and microcontroller-like SoC written in platform-independent VHDL.项目地址: https://gitcode.com/gh_mirrors/ne/neorv32创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考