1. 项目概述从“幽灵脉冲”说起在锁相环、时钟数据恢复电路这些数字系统的“心脏”里相位/频率检测器Phase/Frequency Detector, PFD扮演着至关重要的角色。它的任务很简单比较两个输入时钟信号的相位或频率差异并输出相应的“上”UP或“下”DOWN脉冲信号告诉后面的电荷泵和环路滤波器该往哪个方向调整。听起来很直接对吧但实际工作中一个看似不起眼的小问题——“矮脉冲”Runt Pulses——却足以让整个系统的性能崩溃导致锁相失败、时钟抖动剧增甚至系统失锁。什么是“矮脉冲”你可以把它想象成电路里出现的“幽灵脉冲”。正常的UP或DOWN脉冲应该是一个宽度清晰、幅度完整的方波。而矮脉冲则是个“发育不良”的版本它的幅度可能达不到逻辑高电平比如在1.8V系统中只冲到1.2V或者它的脉宽极窄窄到后续电路比如电荷泵根本无法正确响应。在示波器上它就像正常脉冲影子下的一小段毛刺。别小看这个毛刺对于高度敏感的模拟电路部分如电荷泵一个错误的矮脉冲注入等效于注入了一次微小的错误电荷这会直接扰乱控制电压引入相位噪声长期累积就会导致时钟质量下降。我遇到过不少案例前期仿真一切完美芯片回来测试却发现锁相环的带内相位噪声总有一个无法解释的凸起或是锁定时间飘忽不定。花了大量时间排查电源噪声、器件失配最后用高带宽示波器捕获到PFD输出端那些时隐时现的矮脉冲才恍然大悟。因此预防和消除PFD中的矮脉冲不是一个“有则改之”的优化项而是一个“必须杜绝”的设计底线。这涉及到对PFD内部状态机、时序路径以及反馈延迟的深刻理解。接下来我们就深入拆解其成因并分享几种经过流片验证的、实用的预防设计技巧。2. PFD工作原理与矮脉冲的根源剖析要解决问题必须先理解问题是如何产生的。我们首先需要回顾一下经典三态PFDTri-state PFD的工作原理这是目前应用最广泛的拓扑结构。2.1 经典三态PFD的工作机制一个典型的数字三态PFD由两个D触发器分别对应参考时钟REF和反馈时钟FB的上升沿触发、一个与门构成的复位通路组成。其工作状态可以清晰地用一个状态机来描述初始状态IDLEUP0,DOWN0。两个D触发器的输出Q均为低电平。REF领先当REF的上升沿先于FB到来触发对应的D触发器UP信号跳变为高电平UP1,DOWN0。这个状态表示VCO输出相位滞后需要加速。FB领先当FB的上升沿先于REF到来则DOWN信号跳变为高电平UP0,DOWN1。表示VCO相位超前需要减速。复位与归零无论是UP还是DOWN为高这个高电平信号都会经过一个延时单元通常由几个反相器链构成后传递到与门进而产生一个复位RESET脉冲。该复位脉冲同时清零两个D触发器使UP和DOWN都归零系统回到IDLE状态等待下一个时钟沿。这里的关键在于UP或DOWN脉冲的宽度正比于两个输入时钟上升沿之间的时间差相位差。这是PFD将相位误差转换为脉冲宽度信息的核心机制。2.2 矮脉冲产生的核心原因复位路径的反馈延迟理想情况下当REF和FB的上升沿几乎同时到达相位差极小时UP和DOWN会几乎同时在极短的时间差内变为高电平。随后复位脉冲迅速产生将两者同时清零。此时产生的UP和DOWN脉冲应该是宽度极窄但幅度完整的正脉冲。然而现实世界的电路存在延迟。复位路径的反馈延迟Feedback Delay是导致矮脉冲的罪魁祸首。这个延迟记为t_reset包括产生高电平的触发器Q端到与门输入的走线延迟、与门本身的逻辑延迟、以及复位信号返回到触发器复位端的路径延迟。当相位差t_phase小于这个复位反馈延迟t_reset时灾难性的竞争冒险就发生了。我们来模拟一下这个场景假设REF沿比FB沿早一个极小的时间t_phaset_phase t_reset到达。UP信号首先跳变为高电平。在UP信号尚未通过反馈回路产生复位脉冲的这段时间窗口内FB的上升沿到了第二个D触发器被触发DOWN信号也跳变为高电平。此时UP1,DOWN1。紧接着由UP开启的那个复位脉冲在经过t_reset延迟后终于到达同时清零了两个触发器。结果UP脉冲的宽度约为t_phase t_reset这基本是一个正常脉冲。但DOWN脉冲的宽度呢它从被触发到被复位清零中间只间隔了(t_reset - t_phase)的时间。如果t_phase非常接近t_reset那么(t_reset - t_phase)就会是一个极窄的宽度。问题来了如果这个极窄的宽度小于后续电荷泵开关对的最小响应脉宽或者窄到在信号传输过程中因边沿速率问题而无法达到满幅逻辑电平那么DOWN脉冲就变成了一个矮脉冲。它可能幅度不足也可能脉宽不足或者两者兼有。注意这种现象在接近锁定的状态下相位差极小会持续发生导致系统在锁定点附近持续注入微小的错误电荷从而显著提升带内相位噪声甚至形成一个无法彻底锁定的“死区”。2.3 其他促成因素除了核心的反馈延迟竞争以下因素会加剧矮脉冲的出现或影响时钟路径偏斜Clock SkewREF和FB时钟到达各自D触发器时钟端的延迟不一致会等效地增大或减小观测到的t_phase使得竞争条件更容易在某一特定相位关系下触发。电源噪声与地弹在复位信号跳变的瞬间大的瞬态电流可能引起局部电源塌陷导致复位脉冲的幅度下降或波形畸变使得清零动作不干脆也可能产生残余的矮电平。工艺角Process Corner与温度电压变化t_reset延迟会随PVT工艺、电压、温度漂移。在快工艺角、高电压、低温情况下延迟最小死区也最小但竞争最激烈在慢工艺角、低电压、高温下延迟变大死区变宽但矮脉冲的宽度可能变得“可见”但仍不正常。3. 预防矮脉冲的电路设计技术理解了根源我们就可以有针对性地在电路设计层面构筑防线。下面介绍几种从经典到进阶的实用方法。3.1 基础方法插入匹配的延迟单元这是最直观的方法。既然问题是UP/DOWN信号过早地触发了复位路径那么就在复位路径上人为地增加一个可控的延迟单元通常是一串尺寸精心设计、负载匹配的反相器链确保t_reset始终大于可能出现的最大t_phase在锁定状态下这个t_phase理论上可以无限小但实际受噪声限制。设计要点延迟量设计插入的延迟需要足够大以确保即使t_phase接近零UP和DOWN也能在复位信号到来前有足够的时间都达到稳定的高电平。通常这个延迟需要设计为大于触发器时钟到输出时间Tclk-q加上布线延迟并留有一定裕量例如20%-30%。匹配至关重要UP通路和DOWN通路的复位延迟必须严格匹配。任何失配都会导致对正负相位差的响应不对称引入系统性偏差。在版图设计时必须采用共质心、交叉耦合等匹配技术来布置这条反相器链及其走线。PVT考虑设计的延迟单元需要在所有工艺角、电压和温度范围内都能提供大于最小t_phase的延迟。这通常意味着要在SS慢-慢角、低电压、高温下进行最坏情况验证。优缺点优点原理简单易于实现。缺点人为增大了死区。死区是指PFD无法检测到的最小相位差范围|t_phase| t_reset。增大的死区会恶化锁相环在锁定点附近的性能增加静态相位误差对于低抖动要求的应用是致命的。因此这种方法通常用于对绝对相位误差要求不高的场合或作为其他更精细方法的基础部分。3.2 主流方案采用预充电型PFDPre-charge PFD这是目前高性能PLL中最主流、最有效的解决方案之一。它通过改变PFD的内部结构从根本上避免了UP和DOWN同时为高的状态从而杜绝了矮脉冲的产生。工作原理 预充电型PFD不再使用标准的D触发器而是使用基于RS锁存器或类似结构的特殊触发器。其核心状态机略有不同复位后状态UP0,DOWN0。内部节点处于“预充电”准备状态。沿触发REF或FB的上升沿到来会将其对应的输出UP或DOWN拉高。关键机制一旦UP或DOWN中的一个被拉高电路会立即禁止另一个输出被拉高直到复位发生。也就是说UP和DOWN同时为高的情况被电路结构物理上禁止了。复位当先到的那个脉冲信号经过反馈延迟后产生复位信号将电路拉回预充电状态等待下一次触发。实操心得结构选择预充电PFD的具体电路实现有很多变种如基于NAND门的RS锁存器型、基于传输门的型等。选择时需权衡速度、功耗和面积。我个人在40nm及以下工艺中更倾向于使用一种带内部互斥Mutual Exclusion逻辑的版本它对时钟边沿的响应更快死区可以做得非常小。仿真验证必须进行细致的瞬态仿真扫描REF和FB之间从负到正的相位差观察UP和DOWN的波形。重点检查在过零点附近是否真的没有任何一个脉冲出现幅度下降或宽度异常缩短的现象。同时要检查在极端PVT条件下互斥逻辑的功能是否依然可靠。版图对称性即使电路结构上禁止了同时输出时钟路径和复位路径的对称性依然重要以保证PFD的增益K_pfd即单位相位差输出的脉冲宽度在正负两个方向一致。3.3 增强方案添加脉冲宽度过滤电路这是一种“治标”但非常有效的辅助手段。它的思想是无论PFD内部产生什么我在输出端加一个“质量检查员”只让宽度大于某个设定阈值T_min的脉冲通过过滤掉所有矮脉冲。电路实现 通常由一个延迟链和一个与门或类似逻辑构成。以UP通路为例UP_raw原始输出直接输入到一个与门的一个输入端。UP_raw同时经过一个可配置的延迟链T_min。延迟后的信号UP_delayed输入到同一个与门的另一个输入端。与门的输出作为最终的UP_final。工作原理只有当UP_raw的高电平脉冲宽度大于T_min时UP_raw和UP_delayed才会在一段时间内同时为高与门才会输出一个被缩短了T_min宽度的有效脉冲。如果UP_raw的脉宽小于T_min则UP_delayed还未变高UP_raw就已经变低与门输出始终为低矮脉冲被过滤。设计考量阈值T_min的选择T_min必须大于可能出现的矮脉冲的最大宽度但同时要小于PFD在正常锁定时可能产生的最小有效脉冲宽度由环路带宽和相位噪声决定。这个值需要仔细仿真确定通常设置在几十到一百皮秒量级。对环路动态的影响过滤电路本质上引入了一个非线性。它消除了死区附近的错误脉冲但也轻微改变了PFD的增益特性在脉宽小于T_min时增益为0。需要在系统级锁相环仿真中评估其对锁定过程、稳定性和噪声的影响。与预充电PFD结合这是最强的组合。预充电PFD从源头抑制矮脉冲脉冲过滤电路作为最后的保障可以捕获并消除因PVT变化或耦合噪声产生的任何极窄毛刺。3.4 系统级协同设计考虑电荷泵的开关特性PFD不是孤立工作的它的搭档是电荷泵Charge Pump, CP。有时矮脉冲的问题可以通过优化电荷泵的设计来缓解或容忍。思路 设计电荷泵时使其开关对极窄脉冲的响应不敏感。例如增加开关管的尺寸降低其开启电阻加快对输出节点的充放电速度使得即使输入脉冲很窄也能注入/抽取一个相对确定的电荷量。但这会增加时钟馈通和电荷注入失配。采用电流舵Current Steering结构并设计精密的开启/关断时序控制确保在极短的UP/DOWN脉冲期间电流源未能完全开启或关断从而等效地减小了错误电荷量。在电荷泵输出端添加一个小电容或利用环路滤波器的寄生电容可以滤除由极窄脉冲注入的高频电荷噪声但会影响环路动态。注意这是一种“防御性”策略不能从根本上解决PFD产生矮脉冲的问题而是降低其危害。它通常与前几种方法结合使用。在系统仿真时必须将PFD和CP的晶体管级模型或经过充分表征的宏模型一起仿真才能准确评估矮脉冲的实际影响。4. 设计流程与验证要点实录纸上得来终觉浅绝知此事要躬行。再好的方案没有严谨的设计和验证流程也无法保证流片成功。以下是我在实际项目中总结的一套流程。4.1 前端设计与仿真验证架构选定根据系统指标相位噪声、抖动、锁定时间、功耗、面积确定PFD架构。对于高性能应用预充电型PFD是首选。记录下选择理由。晶体管级设计使用工艺库中的标准单元或定制晶体管进行电路设计。重点关注对称性REF和FB路径的晶体管尺寸、负载必须完全一致。复位延迟链设计根据工艺库数据估算反相器延迟设计出目标延迟的链长。进行DC和AC分析确保驱动能力足够。预充电/互斥逻辑仔细设计这部分关键逻辑确保其鲁棒性。进行最坏情况Worst-Case仿真。关键仿真功能仿真扫描相位差从-T_ref到T_refT_ref为参考时钟周期观察UP/DOWN波形。重点关注过零点附近。死区测量逐渐减小相位差直至UP/DOWN脉冲消失测量消失时的相位差即为死区。应在目标PVT范围内均满足要求例如 5ps。矮脉冲检查在过零点附近进行高精度瞬态仿真时间步长要小如0.1ps检查脉冲幅度是否始终达到电源轨VDD/VSS脉冲底部是否干净。可以测量脉冲的“能量”幅度*宽度积分作为辅助判断。PVT仿真在TT/SS/FF工艺角不同电压±10%和温度-40°C~125°C下重复上述仿真。确保在所有条件下均无矮脉冲且死区变化在可接受范围。蒙特卡洛仿真进行数百次的蒙特卡洛仿真注入晶体管失配和工艺波动统计死区分布和输出脉冲宽度的变化评估电路的匹配性和鲁棒性。4.2 版图设计与后仿验证版图阶段是保证性能的最后一道关卡也是匹配性设计的具体体现。绝对对称的版图共质心布局对于REF和FB路径的所有关键器件如输入缓冲器、触发器的关键晶体管、复位路径的反相器采用共质心交叉耦合的布局方式以抵消工艺梯度的影响。走线匹配UP和DOWN的输出走线、复位信号的走线尽可能做到长度、宽度、层数完全匹配。使用差分对走线规则进行布线。电源与地为PFD模块提供干净、独立的电源和地线避免数字开关噪声通过电源耦合进来。增加足够的去耦电容DECAP在单元旁边。提取与后仿真完成版图后提取包含寄生电阻电容RC的参数。将提取的网表反标回仿真环境进行后仿真Post-layout Simulation。这是最接近芯片实际行为的仿真。必须重复所有前仿关键项目功能、死区、矮脉冲、PVT。此时观察到的延迟和波形会与前仿有差异特别是复位延迟t_reset可能会因为走线RC而增加需要确认是否仍在安全范围内。如果后仿发现死区过大或出现矮脉冲需要回溯版图检查是哪条路径的寄生过大导致了不对称或延迟异常。4.3 常见设计陷阱与排查技巧即使按照流程操作也难免会遇到问题。下面是一个常见问题速查表问题现象可能原因排查思路与解决方法后仿发现死区显著增大复位路径走线过长寄生RC过大。检查版图中复位信号的走线是否绕远或线宽过细。优化布局缩短复位环路的物理距离。可以考虑在关键节点插入缓冲器Buffer来驱动长线。蒙特卡洛仿真显示死区分布很宽关键晶体管失配严重。检查共质心布局是否严格执行。增大匹配关键对管的面积面积越大失配越小。检查版图中是否有应力梯度如靠近芯片边缘。在某个特定工艺角如FF下出现矮脉冲在该工艺角下复位延迟t_reset过小小于触发器响应时间差。重新评估延迟单元的设计。可能需要增加延迟链的级数或调整晶体管尺寸使t_reset在最坏情况SS角和最好情况FF角下的差值在可控范围内。或者采用对PVT变化不敏感的延迟结构如电流控制延迟链。系统级PLL仿真显示锁定点附近噪声高PFD仍有未被发现的矮脉冲或电荷泵对窄脉冲敏感。单独提取PFDCP的晶体管级网表在系统仿真环境中作为黑盒代入。施加一个接近锁定的微小相位差用高精度仿真观察CP输出电流的瞬态波形。任何非对称的电流尖峰都可能是矮脉冲导致的。测试芯片发现PLL锁定范围变窄PFD在频率差较大时功能正常但在频率接近时相位差变化慢出现问题。这可能是因为预充电或互斥逻辑在特定频率关系下出现亚稳态或恢复时间不足。检查PFD内部节点的时序确保在最高工作频率下所有内部状态都有足够的时间复位和稳定。个人踩坑记录 有一次在28nm项目上前仿一切完美后仿却发现死区在高温下增大了三倍。排查后发现版图中为了绕开一个宏模块复位信号走线使用了一条非常长的M2层金属。在高温下该金属线的电阻显著增加导致延迟剧增。解决方案是第一优化布局避免长走线第二将这条关键走线换到了更高层、电阻率更低的金属层如M5第三在走线中间插入了一个尺寸适当的缓冲器。修改后PVT变化下的死区波动被控制在了15%以内。5. 进阶话题动态延迟校准与自适应死区控制对于追求极致性能如超低抖动时钟生成、高速串行链路CDR的应用固定的延迟或死区可能仍然不够。近年来一些先进的设计开始采用动态校准技术。核心思想在芯片上集成一个简单的测量电路例如利用一个环形振荡器和计数器实时监测复位路径的延迟t_reset随PVT的变化。然后通过一个反馈控制环动态调整延迟单元例如使用电流数控延迟线或脉冲过滤器的阈值T_min使得有效死区始终保持在一个预设的、最优的小正值。优势接近零死区可以将死区动态维持在几个皮秒的水平最大化PFD的增益和线性度。PVT免疫自动补偿工艺偏差、电压波动和温度变化提高产品良率和可靠性。优化系统性能在锁定过程中可以适当放宽死区以加快锁定锁定后再缩小死区以降低噪声。实现挑战校准电路本身的设计需要设计一个能精确测量皮秒级延迟的电路且其自身要对PVT不敏感这本身就是一个挑战。校准精度与速度校准精度必须高于目标死区控制精度。校准速度要快于环境温度等条件的变化速度。功耗与面积开销额外的校准电路会增加功耗和芯片面积需要在性能提升和成本之间权衡。目前这种技术更多见于高端SerDes PHY或射频合成器中。对于大多数通用PLL采用稳健的预充电PFD加精细的版图设计已经足以将矮脉冲问题控制在可接受的范围。回顾整个与矮脉冲“斗争”的过程其本质是一场与电路非理想性延迟、失配、噪声的博弈。成功的秘诀不在于追求某个环节的绝对完美而在于深刻理解信号流经的每一个节点通过系统性的设计从架构选择、电路实现到版图布局和严谨的验证覆盖所有极端情况构建起多层次的防御体系。当你看到测试出的时钟抖动曲线平滑而干净时就会觉得这些在仿真和版图上花费的功夫都是值得的。最后分享一个习惯在交付PFD模块的GDS文件前我总会用脚本跑一次版图对称性的自动检查重点对比UP和DOWN路径的总寄生电容和电阻确保两者差异小于1%。这个小小的步骤多次帮我提前发现了潜在的匹配性问题。 锁相环PFD设计：矮脉冲成因剖析与电路级解决方案
1. 项目概述从“幽灵脉冲”说起在锁相环、时钟数据恢复电路这些数字系统的“心脏”里相位/频率检测器Phase/Frequency Detector, PFD扮演着至关重要的角色。它的任务很简单比较两个输入时钟信号的相位或频率差异并输出相应的“上”UP或“下”DOWN脉冲信号告诉后面的电荷泵和环路滤波器该往哪个方向调整。听起来很直接对吧但实际工作中一个看似不起眼的小问题——“矮脉冲”Runt Pulses——却足以让整个系统的性能崩溃导致锁相失败、时钟抖动剧增甚至系统失锁。什么是“矮脉冲”你可以把它想象成电路里出现的“幽灵脉冲”。正常的UP或DOWN脉冲应该是一个宽度清晰、幅度完整的方波。而矮脉冲则是个“发育不良”的版本它的幅度可能达不到逻辑高电平比如在1.8V系统中只冲到1.2V或者它的脉宽极窄窄到后续电路比如电荷泵根本无法正确响应。在示波器上它就像正常脉冲影子下的一小段毛刺。别小看这个毛刺对于高度敏感的模拟电路部分如电荷泵一个错误的矮脉冲注入等效于注入了一次微小的错误电荷这会直接扰乱控制电压引入相位噪声长期累积就会导致时钟质量下降。我遇到过不少案例前期仿真一切完美芯片回来测试却发现锁相环的带内相位噪声总有一个无法解释的凸起或是锁定时间飘忽不定。花了大量时间排查电源噪声、器件失配最后用高带宽示波器捕获到PFD输出端那些时隐时现的矮脉冲才恍然大悟。因此预防和消除PFD中的矮脉冲不是一个“有则改之”的优化项而是一个“必须杜绝”的设计底线。这涉及到对PFD内部状态机、时序路径以及反馈延迟的深刻理解。接下来我们就深入拆解其成因并分享几种经过流片验证的、实用的预防设计技巧。2. PFD工作原理与矮脉冲的根源剖析要解决问题必须先理解问题是如何产生的。我们首先需要回顾一下经典三态PFDTri-state PFD的工作原理这是目前应用最广泛的拓扑结构。2.1 经典三态PFD的工作机制一个典型的数字三态PFD由两个D触发器分别对应参考时钟REF和反馈时钟FB的上升沿触发、一个与门构成的复位通路组成。其工作状态可以清晰地用一个状态机来描述初始状态IDLEUP0,DOWN0。两个D触发器的输出Q均为低电平。REF领先当REF的上升沿先于FB到来触发对应的D触发器UP信号跳变为高电平UP1,DOWN0。这个状态表示VCO输出相位滞后需要加速。FB领先当FB的上升沿先于REF到来则DOWN信号跳变为高电平UP0,DOWN1。表示VCO相位超前需要减速。复位与归零无论是UP还是DOWN为高这个高电平信号都会经过一个延时单元通常由几个反相器链构成后传递到与门进而产生一个复位RESET脉冲。该复位脉冲同时清零两个D触发器使UP和DOWN都归零系统回到IDLE状态等待下一个时钟沿。这里的关键在于UP或DOWN脉冲的宽度正比于两个输入时钟上升沿之间的时间差相位差。这是PFD将相位误差转换为脉冲宽度信息的核心机制。2.2 矮脉冲产生的核心原因复位路径的反馈延迟理想情况下当REF和FB的上升沿几乎同时到达相位差极小时UP和DOWN会几乎同时在极短的时间差内变为高电平。随后复位脉冲迅速产生将两者同时清零。此时产生的UP和DOWN脉冲应该是宽度极窄但幅度完整的正脉冲。然而现实世界的电路存在延迟。复位路径的反馈延迟Feedback Delay是导致矮脉冲的罪魁祸首。这个延迟记为t_reset包括产生高电平的触发器Q端到与门输入的走线延迟、与门本身的逻辑延迟、以及复位信号返回到触发器复位端的路径延迟。当相位差t_phase小于这个复位反馈延迟t_reset时灾难性的竞争冒险就发生了。我们来模拟一下这个场景假设REF沿比FB沿早一个极小的时间t_phaset_phase t_reset到达。UP信号首先跳变为高电平。在UP信号尚未通过反馈回路产生复位脉冲的这段时间窗口内FB的上升沿到了第二个D触发器被触发DOWN信号也跳变为高电平。此时UP1,DOWN1。紧接着由UP开启的那个复位脉冲在经过t_reset延迟后终于到达同时清零了两个触发器。结果UP脉冲的宽度约为t_phase t_reset这基本是一个正常脉冲。但DOWN脉冲的宽度呢它从被触发到被复位清零中间只间隔了(t_reset - t_phase)的时间。如果t_phase非常接近t_reset那么(t_reset - t_phase)就会是一个极窄的宽度。问题来了如果这个极窄的宽度小于后续电荷泵开关对的最小响应脉宽或者窄到在信号传输过程中因边沿速率问题而无法达到满幅逻辑电平那么DOWN脉冲就变成了一个矮脉冲。它可能幅度不足也可能脉宽不足或者两者兼有。注意这种现象在接近锁定的状态下相位差极小会持续发生导致系统在锁定点附近持续注入微小的错误电荷从而显著提升带内相位噪声甚至形成一个无法彻底锁定的“死区”。2.3 其他促成因素除了核心的反馈延迟竞争以下因素会加剧矮脉冲的出现或影响时钟路径偏斜Clock SkewREF和FB时钟到达各自D触发器时钟端的延迟不一致会等效地增大或减小观测到的t_phase使得竞争条件更容易在某一特定相位关系下触发。电源噪声与地弹在复位信号跳变的瞬间大的瞬态电流可能引起局部电源塌陷导致复位脉冲的幅度下降或波形畸变使得清零动作不干脆也可能产生残余的矮电平。工艺角Process Corner与温度电压变化t_reset延迟会随PVT工艺、电压、温度漂移。在快工艺角、高电压、低温情况下延迟最小死区也最小但竞争最激烈在慢工艺角、低电压、高温下延迟变大死区变宽但矮脉冲的宽度可能变得“可见”但仍不正常。3. 预防矮脉冲的电路设计技术理解了根源我们就可以有针对性地在电路设计层面构筑防线。下面介绍几种从经典到进阶的实用方法。3.1 基础方法插入匹配的延迟单元这是最直观的方法。既然问题是UP/DOWN信号过早地触发了复位路径那么就在复位路径上人为地增加一个可控的延迟单元通常是一串尺寸精心设计、负载匹配的反相器链确保t_reset始终大于可能出现的最大t_phase在锁定状态下这个t_phase理论上可以无限小但实际受噪声限制。设计要点延迟量设计插入的延迟需要足够大以确保即使t_phase接近零UP和DOWN也能在复位信号到来前有足够的时间都达到稳定的高电平。通常这个延迟需要设计为大于触发器时钟到输出时间Tclk-q加上布线延迟并留有一定裕量例如20%-30%。匹配至关重要UP通路和DOWN通路的复位延迟必须严格匹配。任何失配都会导致对正负相位差的响应不对称引入系统性偏差。在版图设计时必须采用共质心、交叉耦合等匹配技术来布置这条反相器链及其走线。PVT考虑设计的延迟单元需要在所有工艺角、电压和温度范围内都能提供大于最小t_phase的延迟。这通常意味着要在SS慢-慢角、低电压、高温下进行最坏情况验证。优缺点优点原理简单易于实现。缺点人为增大了死区。死区是指PFD无法检测到的最小相位差范围|t_phase| t_reset。增大的死区会恶化锁相环在锁定点附近的性能增加静态相位误差对于低抖动要求的应用是致命的。因此这种方法通常用于对绝对相位误差要求不高的场合或作为其他更精细方法的基础部分。3.2 主流方案采用预充电型PFDPre-charge PFD这是目前高性能PLL中最主流、最有效的解决方案之一。它通过改变PFD的内部结构从根本上避免了UP和DOWN同时为高的状态从而杜绝了矮脉冲的产生。工作原理 预充电型PFD不再使用标准的D触发器而是使用基于RS锁存器或类似结构的特殊触发器。其核心状态机略有不同复位后状态UP0,DOWN0。内部节点处于“预充电”准备状态。沿触发REF或FB的上升沿到来会将其对应的输出UP或DOWN拉高。关键机制一旦UP或DOWN中的一个被拉高电路会立即禁止另一个输出被拉高直到复位发生。也就是说UP和DOWN同时为高的情况被电路结构物理上禁止了。复位当先到的那个脉冲信号经过反馈延迟后产生复位信号将电路拉回预充电状态等待下一次触发。实操心得结构选择预充电PFD的具体电路实现有很多变种如基于NAND门的RS锁存器型、基于传输门的型等。选择时需权衡速度、功耗和面积。我个人在40nm及以下工艺中更倾向于使用一种带内部互斥Mutual Exclusion逻辑的版本它对时钟边沿的响应更快死区可以做得非常小。仿真验证必须进行细致的瞬态仿真扫描REF和FB之间从负到正的相位差观察UP和DOWN的波形。重点检查在过零点附近是否真的没有任何一个脉冲出现幅度下降或宽度异常缩短的现象。同时要检查在极端PVT条件下互斥逻辑的功能是否依然可靠。版图对称性即使电路结构上禁止了同时输出时钟路径和复位路径的对称性依然重要以保证PFD的增益K_pfd即单位相位差输出的脉冲宽度在正负两个方向一致。3.3 增强方案添加脉冲宽度过滤电路这是一种“治标”但非常有效的辅助手段。它的思想是无论PFD内部产生什么我在输出端加一个“质量检查员”只让宽度大于某个设定阈值T_min的脉冲通过过滤掉所有矮脉冲。电路实现 通常由一个延迟链和一个与门或类似逻辑构成。以UP通路为例UP_raw原始输出直接输入到一个与门的一个输入端。UP_raw同时经过一个可配置的延迟链T_min。延迟后的信号UP_delayed输入到同一个与门的另一个输入端。与门的输出作为最终的UP_final。工作原理只有当UP_raw的高电平脉冲宽度大于T_min时UP_raw和UP_delayed才会在一段时间内同时为高与门才会输出一个被缩短了T_min宽度的有效脉冲。如果UP_raw的脉宽小于T_min则UP_delayed还未变高UP_raw就已经变低与门输出始终为低矮脉冲被过滤。设计考量阈值T_min的选择T_min必须大于可能出现的矮脉冲的最大宽度但同时要小于PFD在正常锁定时可能产生的最小有效脉冲宽度由环路带宽和相位噪声决定。这个值需要仔细仿真确定通常设置在几十到一百皮秒量级。对环路动态的影响过滤电路本质上引入了一个非线性。它消除了死区附近的错误脉冲但也轻微改变了PFD的增益特性在脉宽小于T_min时增益为0。需要在系统级锁相环仿真中评估其对锁定过程、稳定性和噪声的影响。与预充电PFD结合这是最强的组合。预充电PFD从源头抑制矮脉冲脉冲过滤电路作为最后的保障可以捕获并消除因PVT变化或耦合噪声产生的任何极窄毛刺。3.4 系统级协同设计考虑电荷泵的开关特性PFD不是孤立工作的它的搭档是电荷泵Charge Pump, CP。有时矮脉冲的问题可以通过优化电荷泵的设计来缓解或容忍。思路 设计电荷泵时使其开关对极窄脉冲的响应不敏感。例如增加开关管的尺寸降低其开启电阻加快对输出节点的充放电速度使得即使输入脉冲很窄也能注入/抽取一个相对确定的电荷量。但这会增加时钟馈通和电荷注入失配。采用电流舵Current Steering结构并设计精密的开启/关断时序控制确保在极短的UP/DOWN脉冲期间电流源未能完全开启或关断从而等效地减小了错误电荷量。在电荷泵输出端添加一个小电容或利用环路滤波器的寄生电容可以滤除由极窄脉冲注入的高频电荷噪声但会影响环路动态。注意这是一种“防御性”策略不能从根本上解决PFD产生矮脉冲的问题而是降低其危害。它通常与前几种方法结合使用。在系统仿真时必须将PFD和CP的晶体管级模型或经过充分表征的宏模型一起仿真才能准确评估矮脉冲的实际影响。4. 设计流程与验证要点实录纸上得来终觉浅绝知此事要躬行。再好的方案没有严谨的设计和验证流程也无法保证流片成功。以下是我在实际项目中总结的一套流程。4.1 前端设计与仿真验证架构选定根据系统指标相位噪声、抖动、锁定时间、功耗、面积确定PFD架构。对于高性能应用预充电型PFD是首选。记录下选择理由。晶体管级设计使用工艺库中的标准单元或定制晶体管进行电路设计。重点关注对称性REF和FB路径的晶体管尺寸、负载必须完全一致。复位延迟链设计根据工艺库数据估算反相器延迟设计出目标延迟的链长。进行DC和AC分析确保驱动能力足够。预充电/互斥逻辑仔细设计这部分关键逻辑确保其鲁棒性。进行最坏情况Worst-Case仿真。关键仿真功能仿真扫描相位差从-T_ref到T_refT_ref为参考时钟周期观察UP/DOWN波形。重点关注过零点附近。死区测量逐渐减小相位差直至UP/DOWN脉冲消失测量消失时的相位差即为死区。应在目标PVT范围内均满足要求例如 5ps。矮脉冲检查在过零点附近进行高精度瞬态仿真时间步长要小如0.1ps检查脉冲幅度是否始终达到电源轨VDD/VSS脉冲底部是否干净。可以测量脉冲的“能量”幅度*宽度积分作为辅助判断。PVT仿真在TT/SS/FF工艺角不同电压±10%和温度-40°C~125°C下重复上述仿真。确保在所有条件下均无矮脉冲且死区变化在可接受范围。蒙特卡洛仿真进行数百次的蒙特卡洛仿真注入晶体管失配和工艺波动统计死区分布和输出脉冲宽度的变化评估电路的匹配性和鲁棒性。4.2 版图设计与后仿验证版图阶段是保证性能的最后一道关卡也是匹配性设计的具体体现。绝对对称的版图共质心布局对于REF和FB路径的所有关键器件如输入缓冲器、触发器的关键晶体管、复位路径的反相器采用共质心交叉耦合的布局方式以抵消工艺梯度的影响。走线匹配UP和DOWN的输出走线、复位信号的走线尽可能做到长度、宽度、层数完全匹配。使用差分对走线规则进行布线。电源与地为PFD模块提供干净、独立的电源和地线避免数字开关噪声通过电源耦合进来。增加足够的去耦电容DECAP在单元旁边。提取与后仿真完成版图后提取包含寄生电阻电容RC的参数。将提取的网表反标回仿真环境进行后仿真Post-layout Simulation。这是最接近芯片实际行为的仿真。必须重复所有前仿关键项目功能、死区、矮脉冲、PVT。此时观察到的延迟和波形会与前仿有差异特别是复位延迟t_reset可能会因为走线RC而增加需要确认是否仍在安全范围内。如果后仿发现死区过大或出现矮脉冲需要回溯版图检查是哪条路径的寄生过大导致了不对称或延迟异常。4.3 常见设计陷阱与排查技巧即使按照流程操作也难免会遇到问题。下面是一个常见问题速查表问题现象可能原因排查思路与解决方法后仿发现死区显著增大复位路径走线过长寄生RC过大。检查版图中复位信号的走线是否绕远或线宽过细。优化布局缩短复位环路的物理距离。可以考虑在关键节点插入缓冲器Buffer来驱动长线。蒙特卡洛仿真显示死区分布很宽关键晶体管失配严重。检查共质心布局是否严格执行。增大匹配关键对管的面积面积越大失配越小。检查版图中是否有应力梯度如靠近芯片边缘。在某个特定工艺角如FF下出现矮脉冲在该工艺角下复位延迟t_reset过小小于触发器响应时间差。重新评估延迟单元的设计。可能需要增加延迟链的级数或调整晶体管尺寸使t_reset在最坏情况SS角和最好情况FF角下的差值在可控范围内。或者采用对PVT变化不敏感的延迟结构如电流控制延迟链。系统级PLL仿真显示锁定点附近噪声高PFD仍有未被发现的矮脉冲或电荷泵对窄脉冲敏感。单独提取PFDCP的晶体管级网表在系统仿真环境中作为黑盒代入。施加一个接近锁定的微小相位差用高精度仿真观察CP输出电流的瞬态波形。任何非对称的电流尖峰都可能是矮脉冲导致的。测试芯片发现PLL锁定范围变窄PFD在频率差较大时功能正常但在频率接近时相位差变化慢出现问题。这可能是因为预充电或互斥逻辑在特定频率关系下出现亚稳态或恢复时间不足。检查PFD内部节点的时序确保在最高工作频率下所有内部状态都有足够的时间复位和稳定。个人踩坑记录 有一次在28nm项目上前仿一切完美后仿却发现死区在高温下增大了三倍。排查后发现版图中为了绕开一个宏模块复位信号走线使用了一条非常长的M2层金属。在高温下该金属线的电阻显著增加导致延迟剧增。解决方案是第一优化布局避免长走线第二将这条关键走线换到了更高层、电阻率更低的金属层如M5第三在走线中间插入了一个尺寸适当的缓冲器。修改后PVT变化下的死区波动被控制在了15%以内。5. 进阶话题动态延迟校准与自适应死区控制对于追求极致性能如超低抖动时钟生成、高速串行链路CDR的应用固定的延迟或死区可能仍然不够。近年来一些先进的设计开始采用动态校准技术。核心思想在芯片上集成一个简单的测量电路例如利用一个环形振荡器和计数器实时监测复位路径的延迟t_reset随PVT的变化。然后通过一个反馈控制环动态调整延迟单元例如使用电流数控延迟线或脉冲过滤器的阈值T_min使得有效死区始终保持在一个预设的、最优的小正值。优势接近零死区可以将死区动态维持在几个皮秒的水平最大化PFD的增益和线性度。PVT免疫自动补偿工艺偏差、电压波动和温度变化提高产品良率和可靠性。优化系统性能在锁定过程中可以适当放宽死区以加快锁定锁定后再缩小死区以降低噪声。实现挑战校准电路本身的设计需要设计一个能精确测量皮秒级延迟的电路且其自身要对PVT不敏感这本身就是一个挑战。校准精度与速度校准精度必须高于目标死区控制精度。校准速度要快于环境温度等条件的变化速度。功耗与面积开销额外的校准电路会增加功耗和芯片面积需要在性能提升和成本之间权衡。目前这种技术更多见于高端SerDes PHY或射频合成器中。对于大多数通用PLL采用稳健的预充电PFD加精细的版图设计已经足以将矮脉冲问题控制在可接受的范围。回顾整个与矮脉冲“斗争”的过程其本质是一场与电路非理想性延迟、失配、噪声的博弈。成功的秘诀不在于追求某个环节的绝对完美而在于深刻理解信号流经的每一个节点通过系统性的设计从架构选择、电路实现到版图布局和严谨的验证覆盖所有极端情况构建起多层次的防御体系。当你看到测试出的时钟抖动曲线平滑而干净时就会觉得这些在仿真和版图上花费的功夫都是值得的。最后分享一个习惯在交付PFD模块的GDS文件前我总会用脚本跑一次版图对称性的自动检查重点对比UP和DOWN路径的总寄生电容和电阻确保两者差异小于1%。这个小小的步骤多次帮我提前发现了潜在的匹配性问题。