1. 项目概述从“黑盒”到“白盒”的芯片测试革命在芯片设计这个行当里摸爬滚打了十几年我见过太多工程师在流片前信心满满拿到样片后却因为一个不起眼的小毛病而焦头烂额。早期的芯片测试很大程度上依赖于功能测试就像你买了一台新电视只会按遥控器看看画面和声音是否正常至于内部每一个晶体管、每一条连线是否完好你无从得知。这种“黑盒”测试方式对于动辄数十亿晶体管的现代芯片来说无异于大海捞针。DFT也就是可测试性设计正是为了解决这个核心痛点而诞生的。它不是一个独立于设计之外的后处理步骤而是从芯片架构设计之初就融入其中的一整套设计哲学和方法学。简单来说DFT的目标是把芯片这个复杂的“黑盒”通过精心的设计变成一个内部状态可控、可观、可测的“白盒”。你可能听过这样的比喻DFT就像给芯片装上了“内窥镜”和“控制开关”。当芯片制造出来我们不仅能从外部观察其整体功能还能深入到内部任何一个关键节点去检查它的逻辑状态甚至主动设置它的状态从而精准定位制造过程中引入的缺陷。这听起来很美好但实际操作中如何在面积、功耗、时序和测试成本之间取得精妙的平衡是每个DFT工程师每天都在面对的挑战。DFT1 - 概论就是要为你揭开这层神秘的面纱讲清楚DFT到底是什么、为什么非做不可、以及它最核心的几大支柱技术。无论你是初入行的数字设计工程师还是希望了解芯片背后质量保障体系的爱好者理解这些基础概念都是你读懂现代芯片设计全貌的关键一步。2. DFT的核心价值与设计权衡2.1 为什么现代芯片离不开DFT要理解DFT的价值我们必须先直面芯片制造的残酷现实没有完美的制造工艺。在纳米甚至更先进的工艺节点上硅片上的微观缺陷如金属线短路、开路、晶体管阈值电压漂移等是不可避免的。一个复杂的SoC片上系统芯片其良率Yield直接决定了产品的成本和上市时间。DFT的核心使命就是在设计阶段就预先植入测试结构使得制造后的芯片能够被高效、彻底地测试从而快速筛出有缺陷的芯片提升出厂良率。这里有一个关键的经济学账测试成本在芯片总成本中的占比越来越高。一片高端芯片的测试时间可能长达数秒甚至数十秒而测试机台ATE的时间是以“秒”为单位计费的极其昂贵。没有DFT的芯片测试一个故障可能需要施加成千上万个测试向量耗时极长。而优秀的DFT设计可以将测试时间压缩几个数量级。我经历过一个项目通过优化扫描链设计将测试时间从120秒降到了18秒仅此一项每年就能为公司在测试费用上节省数百万美元。因此DFT不是“可选项”而是关乎产品竞争力和利润的“必选项”。2.2 DFT引入的设计权衡与挑战然而天下没有免费的午餐。DFT结构的引入必然会带来额外的开销主要体现为以下四个方面工程师必须在项目初期就进行全局权衡面积开销Area Overhead这是最直观的成本。扫描触发器Scan Flip-Flop比普通触发器面积大约增加20%-30%。内建自测试BIST的逻辑、测试访问机制TAM的布线都会占用宝贵的芯片面积。通常DFT的面积开销要求控制在总面积的5%-10%以内对于面积极度敏感的设计如低端MCU这个比例需要压得更低。性能影响Performance ImpactDFT逻辑位于数据通路的关键路径上。扫描触发器的建立时间Setup Time和保持时间Hold Time可能与普通触发器不同插入扫描链后额外的布线可能会增加路径延迟。在签核Sign-off阶段必须对包含DFT逻辑的网表进行时序分析确保其满足性能要求。一个常见的坑是设计后期为了修复时序而做的优化如缓冲器插入、尺寸调整可能会意外破坏扫描链的完整性需要反复迭代。功耗增加Power Overhead测试模式下的功耗往往远高于功能模式。因为在测试时为了快速激活故障扫描链会高速地进行移位操作同时大量内部节点频繁翻转导致瞬间功耗峰值功耗可能达到功能模式的数倍。这可能会引起芯片局部过热、电压降IR Drop加剧甚至导致本应正常的芯片在测试时失效。因此测试功耗的分析与控制是DFT设计的关键环节。设计复杂度与工期Design Complexity ScheduleDFT流程需要融入现有的数字设计流程中增加了设计步骤和验证环节。从RTL代码编写时就需要考虑可测试性规则到综合后插入DFT再到生成测试向量和进行故障仿真每一步都增加了人力和时间成本。管理不善DFT很容易成为项目进度的瓶颈。实操心得在项目启动会议上DFT工程师必须与架构师、设计经理、后端工程师就这些权衡点达成明确共识。最好能制定一份《DFT需求规格书》明确面积、性能、功耗和测试时间的预算目标。这能避免在项目后期出现“为什么要加这么多面积”、“测试时间为什么超标”之类的扯皮。3. DFT三大支柱技术深度解析DFT技术体系庞大但其最核心、应用最广泛的三大支柱是扫描设计、内建自测试和边界扫描。理解这三者就抓住了DFT的筋骨。3.1 扫描设计将时序逻辑“串”起来测试扫描设计是DFT的基石。它的核心思想是将芯片中所有或大部分的时序逻辑单元触发器改造成具有两种模式的特殊单元功能模式和扫描模式。功能模式下它就是一个普通的触发器正常工作。扫描模式下这些触发器被连接成一条或多条长长的移位寄存器链即扫描链。扫描测试的基本流程就像一个“加载-执行-卸载”的循环移位输入Shift-In测试机通过芯片的少数几个测试引脚如Scan-In, Scan-En, Scan-Clk将测试激励数据像串行通信一样一位一位地移入扫描链。捕获响应Capture切换回功能模式一个或几个时钟周期让组合逻辑基于加载的激励进行计算结果被捕获到扫描触发器里。移位输出Shift-Out再次切换到扫描模式将捕获到的响应数据一位一位地移出扫描链同时移入下一组测试激励。测试机将移出的响应与预期的“黄金响应”进行比较从而判断芯片是否存在故障。为什么扫描设计如此强大因为它将测试内部时序逻辑这是最困难的部分的问题转化为了测试组合逻辑和测试移位寄存器这相对简单的问题。通过控制扫描链我们可以将任意值注入到芯片内部的任何触发器也可以观测到任何触发器的状态实现了完全的“可控性”和“可观性”。注意事项扫描链的设计并非越长越好。一条超长的扫描链意味着移位时间很长测试时间增加。通常我们会根据设计模块划分、时钟域隔离和物理布局来规划多条并行的扫描链以平衡测试引脚数量和测试时间。同时要特别注意跨时钟域CDC路径上的触发器它们通常需要被隔离或单独处理避免在扫描移位时产生亚稳态问题。3.2 内建自测试让芯片自己“体检”对于芯片中高度规则、重复性强的存储结构如SRAM、DRAM、Register File和逻辑模块如数据通路、DSP核使用外部测试机进行测试效率低下。BIST技术应运而生。其核心是在芯片内部集成一个专用的测试电路该电路能够自动生成测试激励施加给被测电路并分析其输出响应。BIST主要分为两类逻辑BIST主要用于测试随机逻辑。它内部包含一个伪随机模式生成器PRPG来产生激励和一个多输入特征寄存器MISR来压缩输出响应为一个特征值Signature。测试结束后将芯片内部MISR计算出的特征值与仿真得到的“黄金特征值”比较一致则通过。LBIST的优点是测试向量由芯片自己产生无需ATE存储海量向量但测试覆盖率通常不如ATPG自动测试向量生成生成的确定性向量高。存储器BIST这是应用最成功的BIST。MBIST控制器专门针对存储器的各类故障模型如单元固定故障、耦合故障、地址译码故障等生成复杂的测试算法如March C、Checkerboard等。它直接与存储器的接口相连进行读写校验。现代SoC中可能包含成百上千个存储器实例MBIST是保障其可靠性的唯一高效手段。BIST的优势与代价优势是大幅降低了对高端ATE的依赖简化了测试接口甚至可以在系统运行时进行在线测试。代价是额外的面积和功耗开销以及设计复杂性。BIST控制器的设计本身也需要被充分验证。3.3 边界扫描板级互联的“侦探”当芯片被焊接在PCB板上后如何测试芯片与芯片之间的连接是否正确如何测试PCB板的走线是否有开路、短路这就是边界扫描Boundary Scan 通常指IEEE 1149.1标准也称JTAG要解决的问题。边界扫描在每个芯片的I/O引脚内部都插入了一个边界扫描单元BSC这些单元在芯片内部也连接成一条扫描链。在板级测试模式下测试互联可以控制一个芯片的某个输出引脚驱动特定电平然后通过相邻芯片的输入引脚上的边界扫描单元来捕获该电平从而判断这两点之间的PCB走线是否连通。测试芯片也可以通过边界扫描链访问芯片内部的扫描链或BIST控制器实现对板上芯片的在线测试。边界扫描的妙用远不止于测试。它已成为芯片调试、编程如烧录Flash、系统内配置的通用接口。你平时用JTAG下载器给开发板烧写程序利用的就是边界扫描的底层机制。实操心得在SoC设计中通常会将芯片内核的扫描链、各种IP核的测试接口、以及边界扫描链通过一个顶层测试访问机制TAM连接起来形成一个统一的测试网络。设计这个TAM架构时必须考虑测试时间优化、测试数据带宽、以及不同测试模式的切换协议这是一个非常体现DFT工程师架构设计能力的环节。4. DFT设计流程与关键节点实操一个完整的DFT流程是与数字前端到后端设计流程深度交织的。下图展示了一个典型的、融合了DFT的芯片设计流程flowchart TD A[RTL设计与功能验证] -- B[RTL级DFT规则检查br与插入准备] B -- C[逻辑综合br生成门级网表] C -- D[DFT结构插入br扫描链/MBIST/JTAG] D -- E[ATPG生成与验证br故障模拟与覆盖率分析] E -- F{测试覆盖率达标?} F -- 否 -- D F -- 是 -- G[生成测试向量brSTIL/CTL格式] G -- H[交付流片与生产测试]4.1 流程起点RTL设计阶段就需考虑DFT很多新手以为DFT是综合之后才开始的这是大错特错。DFT的成功始于RTL编码。可测试性编码风格避免使用门控时钟的异步置位/复位如果必须使用需确保它们在测试模式下受控。将三态总线Tristate Bus隔离到独立的模块中以便于测试。时钟与复位结构规划清晰的时钟架构和可控的复位网络是扫描测试的基础。需要设计专用的测试时钟Scan Clock和测试复位Test Reset控制逻辑确保在测试模式下能稳定、可靠地控制所有时钟域。DFT规则检查在综合前应使用DFT工具对RTL代码进行预检查识别出可能妨碍扫描插入的结构如不可控的时钟源、异步反馈环路等。早期发现并修复这些问题的成本最低。4.2 核心环节DFT结构插入与ATPG在逻辑综合得到门级网表后便进入DFT实施的核心阶段。扫描链插入工具将普通的触发器替换为扫描触发器并按既定规划将它们连接成扫描链。这个过程需要处理多个时钟域、处理黑盒IP、处理电平敏感锁存器Latch等复杂情况。插入后必须进行扫描链的完整性检查确保每条链从Scan-In到Scan-Ou都畅通无阻。MBIST/BIST插入根据存储器列表和BIST架构插入MBIST控制器和测试环绕逻辑Test Wrapper将存储器与BIST控制器连接。ATPG与故障模拟这是衡量DFT效果的关键步骤。ATPG工具基于特定的故障模型最常用的是固定型故障模型Stuck-at Fault自动生成能检测这些故障的测试向量。然后进行故障模拟计算测试覆盖率。公式很简单测试覆盖率 (被检测到的故障数 / 总故障数) * 100%。业界通常要求单 stuck-at 故障覆盖率在95%以上甚至98%-99%。测试压缩为了减少测试数据量和测试时间会使用片上解压缩Decompressor和压缩Compactor结构。这允许ATE加载少量数据在芯片内部扩展成大量测试激励并将输出响应压缩后送回ATE。这是现代DFT不可或缺的技术。4.3 交付物生成与生产对接DFT工作的最终产出是交付给芯片制造厂和测试部门的“测试套件”。测试向量以STILStandard Test Interface Language或CTLCore Test Language等标准格式提供包含了所有测试模式扫描测试、BIST、边界扫描的时序、波形和预期响应数据。测试程序指导ATE如何执行这些向量的程序。诊断文件当芯片测试失败时用于定位具体故障位置的文件对于良率提升至关重要。常见问题与排查技巧实录问题ATPG覆盖率卡在85%上不去。排查首先检查未检测故障报告。常见原因包括1) 存在不可控的时钟或复位2) 存在测试隔离不完整的模拟模块或黑盒IP3) 存在组合逻辑反馈环路4) 存在冗余逻辑。针对性地添加测试控制点Test Point是提升覆盖率的有效手段。问题扫描链移位失败但捕获模式正常。排查这通常是扫描链物理连接问题。检查扫描链顺序是否与布局布线后的物理顺序严重不一致导致布线拥塞和时序违例。需要使用带DFT信息的网表进行布局布线并在布线后进行扫描链的再次验证。问题测试模式下功耗过大芯片过热。排查使用矢量功耗分析工具分析测试向量。可以采用“低功耗ATP”技术生成移位时翻转活动更少的向量或者采用时钟门控技术在移位阶段关闭部分逻辑的时钟还可以将长扫描链拆分分时进行测试。5. 进阶话题与未来挑战掌握了基础我们还需要眺望一下DFT领域正在发生的变化和面临的挑战。5.1 面向先进工艺与封装的DFT随着工艺进入5nm、3nm甚至更小节点以及2.5D/3D封装、Chiplet芯粒技术的普及DFT面临新挑战小尺寸效应新的缺陷类型如桥接故障、延时故障的比例上升。需要采用更复杂的故障模型如Transition Delay Fault, Bridge Fault和测试方法。Chiplet测试每个Chiplet需要独立的DFT同时还要考虑Chiplet之间高速互连如UCIe的测试访问和协同测试策略。这涉及到分层测试、测试接口标准化等新问题。测试数据爆炸芯片规模增长测试数据量呈指数级上升。更智能的测试压缩、基于机器学习的数据分析和模式选择成为研究热点。5.2 系统级测试与生命周期测试DFT的范畴正在从制造测试Manufacturing Test扩展到系统级测试System-Level Test和芯片全生命周期内的健康监测In-Field Health Monitoring。SLT在系统实际运行环境下进行测试能发现一些在ATE上难以复现的缺陷如与供电、散热相关的缺陷。但SLT效率低如何将ATE测试与SLT高效结合是难题。生命周期测试在汽车、航空等安全关键领域芯片需要在运行多年后仍保持可靠。这就需要DFT结构不仅能用于出厂测试还能在系统运行时进行在线自检Online BIST实时监测老化Aging和软错误Soft Error等问题。5.3 工具与方法的演进传统的DFT工具流程正在与人工智能、云平台融合。AI可以用于优化扫描链排序、预测测试覆盖率瓶颈、自动修复DRC违例。云平台则提供了弹性算力可以并行处理大规模的ATPG和故障仿真任务极大缩短了项目周期。从我个人的经验来看DFT工程师的角色正在从一个“测试结构插入者”向“芯片质量与可靠性架构师”转变。我们需要更早地介入芯片架构讨论更全面地考虑从硅前设计到硅后应用整个链条上的可测试性、可调试性和可靠性需求。这个领域没有太多炫酷的概念更多的是对细节的极致把控和对多维度约束的平衡艺术但正是这些扎实的工作构筑起了现代数字世界的质量基石。每一次成功的流片和稳定的量产背后都有一套深思熟虑的DFT方案在默默支撑。 芯片可测试性设计（DFT）核心原理与工程实践解析
1. 项目概述从“黑盒”到“白盒”的芯片测试革命在芯片设计这个行当里摸爬滚打了十几年我见过太多工程师在流片前信心满满拿到样片后却因为一个不起眼的小毛病而焦头烂额。早期的芯片测试很大程度上依赖于功能测试就像你买了一台新电视只会按遥控器看看画面和声音是否正常至于内部每一个晶体管、每一条连线是否完好你无从得知。这种“黑盒”测试方式对于动辄数十亿晶体管的现代芯片来说无异于大海捞针。DFT也就是可测试性设计正是为了解决这个核心痛点而诞生的。它不是一个独立于设计之外的后处理步骤而是从芯片架构设计之初就融入其中的一整套设计哲学和方法学。简单来说DFT的目标是把芯片这个复杂的“黑盒”通过精心的设计变成一个内部状态可控、可观、可测的“白盒”。你可能听过这样的比喻DFT就像给芯片装上了“内窥镜”和“控制开关”。当芯片制造出来我们不仅能从外部观察其整体功能还能深入到内部任何一个关键节点去检查它的逻辑状态甚至主动设置它的状态从而精准定位制造过程中引入的缺陷。这听起来很美好但实际操作中如何在面积、功耗、时序和测试成本之间取得精妙的平衡是每个DFT工程师每天都在面对的挑战。DFT1 - 概论就是要为你揭开这层神秘的面纱讲清楚DFT到底是什么、为什么非做不可、以及它最核心的几大支柱技术。无论你是初入行的数字设计工程师还是希望了解芯片背后质量保障体系的爱好者理解这些基础概念都是你读懂现代芯片设计全貌的关键一步。2. DFT的核心价值与设计权衡2.1 为什么现代芯片离不开DFT要理解DFT的价值我们必须先直面芯片制造的残酷现实没有完美的制造工艺。在纳米甚至更先进的工艺节点上硅片上的微观缺陷如金属线短路、开路、晶体管阈值电压漂移等是不可避免的。一个复杂的SoC片上系统芯片其良率Yield直接决定了产品的成本和上市时间。DFT的核心使命就是在设计阶段就预先植入测试结构使得制造后的芯片能够被高效、彻底地测试从而快速筛出有缺陷的芯片提升出厂良率。这里有一个关键的经济学账测试成本在芯片总成本中的占比越来越高。一片高端芯片的测试时间可能长达数秒甚至数十秒而测试机台ATE的时间是以“秒”为单位计费的极其昂贵。没有DFT的芯片测试一个故障可能需要施加成千上万个测试向量耗时极长。而优秀的DFT设计可以将测试时间压缩几个数量级。我经历过一个项目通过优化扫描链设计将测试时间从120秒降到了18秒仅此一项每年就能为公司在测试费用上节省数百万美元。因此DFT不是“可选项”而是关乎产品竞争力和利润的“必选项”。2.2 DFT引入的设计权衡与挑战然而天下没有免费的午餐。DFT结构的引入必然会带来额外的开销主要体现为以下四个方面工程师必须在项目初期就进行全局权衡面积开销Area Overhead这是最直观的成本。扫描触发器Scan Flip-Flop比普通触发器面积大约增加20%-30%。内建自测试BIST的逻辑、测试访问机制TAM的布线都会占用宝贵的芯片面积。通常DFT的面积开销要求控制在总面积的5%-10%以内对于面积极度敏感的设计如低端MCU这个比例需要压得更低。性能影响Performance ImpactDFT逻辑位于数据通路的关键路径上。扫描触发器的建立时间Setup Time和保持时间Hold Time可能与普通触发器不同插入扫描链后额外的布线可能会增加路径延迟。在签核Sign-off阶段必须对包含DFT逻辑的网表进行时序分析确保其满足性能要求。一个常见的坑是设计后期为了修复时序而做的优化如缓冲器插入、尺寸调整可能会意外破坏扫描链的完整性需要反复迭代。功耗增加Power Overhead测试模式下的功耗往往远高于功能模式。因为在测试时为了快速激活故障扫描链会高速地进行移位操作同时大量内部节点频繁翻转导致瞬间功耗峰值功耗可能达到功能模式的数倍。这可能会引起芯片局部过热、电压降IR Drop加剧甚至导致本应正常的芯片在测试时失效。因此测试功耗的分析与控制是DFT设计的关键环节。设计复杂度与工期Design Complexity ScheduleDFT流程需要融入现有的数字设计流程中增加了设计步骤和验证环节。从RTL代码编写时就需要考虑可测试性规则到综合后插入DFT再到生成测试向量和进行故障仿真每一步都增加了人力和时间成本。管理不善DFT很容易成为项目进度的瓶颈。实操心得在项目启动会议上DFT工程师必须与架构师、设计经理、后端工程师就这些权衡点达成明确共识。最好能制定一份《DFT需求规格书》明确面积、性能、功耗和测试时间的预算目标。这能避免在项目后期出现“为什么要加这么多面积”、“测试时间为什么超标”之类的扯皮。3. DFT三大支柱技术深度解析DFT技术体系庞大但其最核心、应用最广泛的三大支柱是扫描设计、内建自测试和边界扫描。理解这三者就抓住了DFT的筋骨。3.1 扫描设计将时序逻辑“串”起来测试扫描设计是DFT的基石。它的核心思想是将芯片中所有或大部分的时序逻辑单元触发器改造成具有两种模式的特殊单元功能模式和扫描模式。功能模式下它就是一个普通的触发器正常工作。扫描模式下这些触发器被连接成一条或多条长长的移位寄存器链即扫描链。扫描测试的基本流程就像一个“加载-执行-卸载”的循环移位输入Shift-In测试机通过芯片的少数几个测试引脚如Scan-In, Scan-En, Scan-Clk将测试激励数据像串行通信一样一位一位地移入扫描链。捕获响应Capture切换回功能模式一个或几个时钟周期让组合逻辑基于加载的激励进行计算结果被捕获到扫描触发器里。移位输出Shift-Out再次切换到扫描模式将捕获到的响应数据一位一位地移出扫描链同时移入下一组测试激励。测试机将移出的响应与预期的“黄金响应”进行比较从而判断芯片是否存在故障。为什么扫描设计如此强大因为它将测试内部时序逻辑这是最困难的部分的问题转化为了测试组合逻辑和测试移位寄存器这相对简单的问题。通过控制扫描链我们可以将任意值注入到芯片内部的任何触发器也可以观测到任何触发器的状态实现了完全的“可控性”和“可观性”。注意事项扫描链的设计并非越长越好。一条超长的扫描链意味着移位时间很长测试时间增加。通常我们会根据设计模块划分、时钟域隔离和物理布局来规划多条并行的扫描链以平衡测试引脚数量和测试时间。同时要特别注意跨时钟域CDC路径上的触发器它们通常需要被隔离或单独处理避免在扫描移位时产生亚稳态问题。3.2 内建自测试让芯片自己“体检”对于芯片中高度规则、重复性强的存储结构如SRAM、DRAM、Register File和逻辑模块如数据通路、DSP核使用外部测试机进行测试效率低下。BIST技术应运而生。其核心是在芯片内部集成一个专用的测试电路该电路能够自动生成测试激励施加给被测电路并分析其输出响应。BIST主要分为两类逻辑BIST主要用于测试随机逻辑。它内部包含一个伪随机模式生成器PRPG来产生激励和一个多输入特征寄存器MISR来压缩输出响应为一个特征值Signature。测试结束后将芯片内部MISR计算出的特征值与仿真得到的“黄金特征值”比较一致则通过。LBIST的优点是测试向量由芯片自己产生无需ATE存储海量向量但测试覆盖率通常不如ATPG自动测试向量生成生成的确定性向量高。存储器BIST这是应用最成功的BIST。MBIST控制器专门针对存储器的各类故障模型如单元固定故障、耦合故障、地址译码故障等生成复杂的测试算法如March C、Checkerboard等。它直接与存储器的接口相连进行读写校验。现代SoC中可能包含成百上千个存储器实例MBIST是保障其可靠性的唯一高效手段。BIST的优势与代价优势是大幅降低了对高端ATE的依赖简化了测试接口甚至可以在系统运行时进行在线测试。代价是额外的面积和功耗开销以及设计复杂性。BIST控制器的设计本身也需要被充分验证。3.3 边界扫描板级互联的“侦探”当芯片被焊接在PCB板上后如何测试芯片与芯片之间的连接是否正确如何测试PCB板的走线是否有开路、短路这就是边界扫描Boundary Scan 通常指IEEE 1149.1标准也称JTAG要解决的问题。边界扫描在每个芯片的I/O引脚内部都插入了一个边界扫描单元BSC这些单元在芯片内部也连接成一条扫描链。在板级测试模式下测试互联可以控制一个芯片的某个输出引脚驱动特定电平然后通过相邻芯片的输入引脚上的边界扫描单元来捕获该电平从而判断这两点之间的PCB走线是否连通。测试芯片也可以通过边界扫描链访问芯片内部的扫描链或BIST控制器实现对板上芯片的在线测试。边界扫描的妙用远不止于测试。它已成为芯片调试、编程如烧录Flash、系统内配置的通用接口。你平时用JTAG下载器给开发板烧写程序利用的就是边界扫描的底层机制。实操心得在SoC设计中通常会将芯片内核的扫描链、各种IP核的测试接口、以及边界扫描链通过一个顶层测试访问机制TAM连接起来形成一个统一的测试网络。设计这个TAM架构时必须考虑测试时间优化、测试数据带宽、以及不同测试模式的切换协议这是一个非常体现DFT工程师架构设计能力的环节。4. DFT设计流程与关键节点实操一个完整的DFT流程是与数字前端到后端设计流程深度交织的。下图展示了一个典型的、融合了DFT的芯片设计流程flowchart TD A[RTL设计与功能验证] -- B[RTL级DFT规则检查br与插入准备] B -- C[逻辑综合br生成门级网表] C -- D[DFT结构插入br扫描链/MBIST/JTAG] D -- E[ATPG生成与验证br故障模拟与覆盖率分析] E -- F{测试覆盖率达标?} F -- 否 -- D F -- 是 -- G[生成测试向量brSTIL/CTL格式] G -- H[交付流片与生产测试]4.1 流程起点RTL设计阶段就需考虑DFT很多新手以为DFT是综合之后才开始的这是大错特错。DFT的成功始于RTL编码。可测试性编码风格避免使用门控时钟的异步置位/复位如果必须使用需确保它们在测试模式下受控。将三态总线Tristate Bus隔离到独立的模块中以便于测试。时钟与复位结构规划清晰的时钟架构和可控的复位网络是扫描测试的基础。需要设计专用的测试时钟Scan Clock和测试复位Test Reset控制逻辑确保在测试模式下能稳定、可靠地控制所有时钟域。DFT规则检查在综合前应使用DFT工具对RTL代码进行预检查识别出可能妨碍扫描插入的结构如不可控的时钟源、异步反馈环路等。早期发现并修复这些问题的成本最低。4.2 核心环节DFT结构插入与ATPG在逻辑综合得到门级网表后便进入DFT实施的核心阶段。扫描链插入工具将普通的触发器替换为扫描触发器并按既定规划将它们连接成扫描链。这个过程需要处理多个时钟域、处理黑盒IP、处理电平敏感锁存器Latch等复杂情况。插入后必须进行扫描链的完整性检查确保每条链从Scan-In到Scan-Ou都畅通无阻。MBIST/BIST插入根据存储器列表和BIST架构插入MBIST控制器和测试环绕逻辑Test Wrapper将存储器与BIST控制器连接。ATPG与故障模拟这是衡量DFT效果的关键步骤。ATPG工具基于特定的故障模型最常用的是固定型故障模型Stuck-at Fault自动生成能检测这些故障的测试向量。然后进行故障模拟计算测试覆盖率。公式很简单测试覆盖率 (被检测到的故障数 / 总故障数) * 100%。业界通常要求单 stuck-at 故障覆盖率在95%以上甚至98%-99%。测试压缩为了减少测试数据量和测试时间会使用片上解压缩Decompressor和压缩Compactor结构。这允许ATE加载少量数据在芯片内部扩展成大量测试激励并将输出响应压缩后送回ATE。这是现代DFT不可或缺的技术。4.3 交付物生成与生产对接DFT工作的最终产出是交付给芯片制造厂和测试部门的“测试套件”。测试向量以STILStandard Test Interface Language或CTLCore Test Language等标准格式提供包含了所有测试模式扫描测试、BIST、边界扫描的时序、波形和预期响应数据。测试程序指导ATE如何执行这些向量的程序。诊断文件当芯片测试失败时用于定位具体故障位置的文件对于良率提升至关重要。常见问题与排查技巧实录问题ATPG覆盖率卡在85%上不去。排查首先检查未检测故障报告。常见原因包括1) 存在不可控的时钟或复位2) 存在测试隔离不完整的模拟模块或黑盒IP3) 存在组合逻辑反馈环路4) 存在冗余逻辑。针对性地添加测试控制点Test Point是提升覆盖率的有效手段。问题扫描链移位失败但捕获模式正常。排查这通常是扫描链物理连接问题。检查扫描链顺序是否与布局布线后的物理顺序严重不一致导致布线拥塞和时序违例。需要使用带DFT信息的网表进行布局布线并在布线后进行扫描链的再次验证。问题测试模式下功耗过大芯片过热。排查使用矢量功耗分析工具分析测试向量。可以采用“低功耗ATP”技术生成移位时翻转活动更少的向量或者采用时钟门控技术在移位阶段关闭部分逻辑的时钟还可以将长扫描链拆分分时进行测试。5. 进阶话题与未来挑战掌握了基础我们还需要眺望一下DFT领域正在发生的变化和面临的挑战。5.1 面向先进工艺与封装的DFT随着工艺进入5nm、3nm甚至更小节点以及2.5D/3D封装、Chiplet芯粒技术的普及DFT面临新挑战小尺寸效应新的缺陷类型如桥接故障、延时故障的比例上升。需要采用更复杂的故障模型如Transition Delay Fault, Bridge Fault和测试方法。Chiplet测试每个Chiplet需要独立的DFT同时还要考虑Chiplet之间高速互连如UCIe的测试访问和协同测试策略。这涉及到分层测试、测试接口标准化等新问题。测试数据爆炸芯片规模增长测试数据量呈指数级上升。更智能的测试压缩、基于机器学习的数据分析和模式选择成为研究热点。5.2 系统级测试与生命周期测试DFT的范畴正在从制造测试Manufacturing Test扩展到系统级测试System-Level Test和芯片全生命周期内的健康监测In-Field Health Monitoring。SLT在系统实际运行环境下进行测试能发现一些在ATE上难以复现的缺陷如与供电、散热相关的缺陷。但SLT效率低如何将ATE测试与SLT高效结合是难题。生命周期测试在汽车、航空等安全关键领域芯片需要在运行多年后仍保持可靠。这就需要DFT结构不仅能用于出厂测试还能在系统运行时进行在线自检Online BIST实时监测老化Aging和软错误Soft Error等问题。5.3 工具与方法的演进传统的DFT工具流程正在与人工智能、云平台融合。AI可以用于优化扫描链排序、预测测试覆盖率瓶颈、自动修复DRC违例。云平台则提供了弹性算力可以并行处理大规模的ATPG和故障仿真任务极大缩短了项目周期。从我个人的经验来看DFT工程师的角色正在从一个“测试结构插入者”向“芯片质量与可靠性架构师”转变。我们需要更早地介入芯片架构讨论更全面地考虑从硅前设计到硅后应用整个链条上的可测试性、可调试性和可靠性需求。这个领域没有太多炫酷的概念更多的是对细节的极致把控和对多维度约束的平衡艺术但正是这些扎实的工作构筑起了现代数字世界的质量基石。每一次成功的流片和稳定的量产背后都有一套深思熟虑的DFT方案在默默支撑。