1、芯片简介1.1 描述RC210xxB 系列器件是瑞萨电子第七代高性能可编程时钟发生器适用于计算、数据通信及工业领域。1.2 应用▪ 高性能计算▪ 数据中心加速器▪ 企业级存储▪ 交换机与路由器▪ 工业应用1.3 特点▪ 156.25MHz 下均方根相位抖动169fs典型值▪ PCIe® 第七代共用时钟抖动8fs RMS典型值▪ 支持 PCIe SRIS 与 SRNS 模式▪ LVCMOS 输出频率范围1kHz200MHz▪ LVDS/LP-HCSL 输出1kHz650MHz▪ LP-HCSL 内置 100Ω 或 85Ω 终端匹配电阻▪ 可通过简易交流耦合方式适配 LVPECL、CML 电平▪ 4 路可编程通用输入GPI、5 路可编程通用输入输出GPIO▪ 支持 400kHz I2C/SMBus 或 20MHz SPI 接口▪ 配置方式工厂一次性可编程存储器OTP预烧录、串行接口、外接 I2C EEPROM▪ OTP 存储器最多存储 4 套完整配置或 27 套部分配置▪ 工作电压1.8V、2.5V、3.3V工作温度-40℃85℃▪ RC21012B — 12 对差分输出・6mm×6mm 48 引脚 QFN 封装可选内置晶振▪ RC21008B — 8 对差分输出・5mm×5mm 40 引脚 QFN 封装可选内置晶振▪ RC21005B — 5 对差分输出・4mm×4mm 32 引脚 QFN 封装内置晶振2、框图与Pin功能解释2.1 名词解释▪ MUX Multiplexer多路选择器时钟切换开关此时钟芯片框图里MUX 是APLL 锁相环的参考时钟选择开关。▪ XOCrystal Oscillator 晶体振荡电路 外接 48MHz 无源晶振 → XO 电路起振稳定输出 48MHz 固定基准时钟仅此一步不做任何倍频、分频48M → 100M 完整变换流程真正实现频率转换的是 APLL▪ LVDS / LP-HCSL / LVCMOS这三个是RC210xxB 差分输出引脚可软件切换的三种信号标准本质是驱动电路结构、电压摆幅、差分 / 单端、匹配方式、适用场景完全不同分别对应以太网、PCIe、低速 FPGA/MCU 三类设备。▪ LVCMOSLow Voltage CMOS 低压单端 CMOS 电平核心特征信号类型单端信号OUT 单独输出OUTb 可关闭 / 反相输出不是差分电压由该输出域VDDO决定1.8V/2.5V/3.3V 三档3.3V LVCMOS高≈3.2V低≈0.05V2.5V LVCMOS高≈2.0V低≈0.04V1.8V LVCMOS高≈1.75V低≈0.04V输出频率上限200MHz高速不推荐驱动推挽电压输出无内置端接短走线不用匹配电阻优缺点✅ 优点简单、成本低、直接接 FPGA/MCU 普通 IO❌ 缺点单端抗干扰差、EMI 辐射大、高频抖动差、只能跑 200M 以内适用场景低速工业芯片、FPGA 普通系统时钟、低速 IO 同步时钟、板内短距离走线。▪ LVDSLow Voltage Differential Signaling 低压差分信号核心特征差分信号OUT / OUT - 成对输出差分摆幅典型 350mV共模电压≈1.2V恒流 3.5mA 驱动需要接收端跨 100Ω 终端电阻输出频率最高 650MHzRC210xx 内部无 LVDS 端接外部必须 100Ω 匹配优缺点✅ 差分抗干扰强、EMI 小、功耗中等❌ 摆幅偏小高速 PCIe 抖动不达标不适合 PCIe 参考适用场景10G/25G 以太网 PHY、背板差分时钟、通用高速差分同步时钟。▪ LP-HCSLLow Power High-Speed Current Steering Logic 低功耗高速电流逻辑RC210xxB 专为 PCIe Gen1~7 设计的标准输出电平核心特征差分信号芯片内置 85Ω / 100Ω 差分源端电阻PCB 无需外加匹配单端摆幅约 700~900mV共模电压≈350mV完全符合 PCIe 规范压摆率 0.6~4V/ns 可调严格匹配 PCIe 抖动指标典型 8fs RMS Gen7支持 SSC 扩频降低 PCI EMI1kHz~650MHz 全覆盖可 AC 耦合兼容 LVPECL、CML 高速收发器优缺点✅ 原生 PCIe 标准、超低相位抖动、内置端省电阻、上升 / 下降沿对称、长线信号完整性好❌ 功耗比 LVDS 略高不适合普通低速 IO适用场景PCIe 100MHz 参考时钟Gen4/5/6/7 显卡、交换机、加速卡服务器主板标准时钟电平。▪ IOD/FOD Integer Output Divider 整数输出分频器 Fractional Output Divider 小数输出分频器二者都是接收 APLL 高频 VCO9.5~10.7GHz分频得到 1kHz~650MHz 输出时钟核心区别只能整数分频 vs 支持小数分频、带 SSC 扩频。IOD 整数分频器硬件数量芯片共4 路独立 IODIOD0 / IOD1 / IOD2 / IOD3对应输出 BankIOD0 → Bank0OUT0IOD1 → Bank1OUT1IOD2 → Bank5OUT10IOD3 → Bank6OUT11核心特性仅整数分频分频系数为整数输出频率无小数偏移25bit 超大分频范围可生成 1kHz~650MHz 任意整数倍频相位调节步长 1 个完整 VCO 周期相位调节粒度粗不支持 SSC 扩频无扩频调制电路切换频率时可开启无毛刺关断glitch-free squelch电路简单、抖动性能稳定适合不需要 EMI 抑制的普通系统时钟。3. 典型使用场景FPGA 通用时钟、低速工业时钟、不需要 PCIe 扩频的辅助参考。FOD 小数分频器硬件数量芯片共3 路独立 FODFOD0 / FOD1 / FOD2对应输出 Bank FOD0 → Bank2OUT2/OUT3 FOD1 → Bank3OUT4~OUT7 FOD2 → Bank4OUT8/OUT92. 核心独有功能IOD 没有小数分频M/N 有理分频能生成非整数倍精细频率精度极高内置 SSC 扩频电路FOD0、FOD1 支持PCIe 必备向下扩频 -0.05% ~ -1.5%中心扩频 ±0.05% ~ ±1.5%调制频率 30~63kHz降低 PCI EMI 辐射精细相位调节步长 1/4 VCO 周期相位微调精度远高于 IOD两级分频架构一级 8bit 小数分频30MHz~650MHz二级 17bit 整数分频低于 30MHz 时启用专为 PCIe 100MHz REFCLK 设计低相位抖动。3. 典型使用场景PCIe Gen1~7 参考时钟、156.25M 以太网、需要频率微调 / 扩频的高速差分时钟。2.2 时钟输入输出逻辑2.2.1 MUX 的 3 路输入来源1 XIN_REFIN/XOUT_REFINb晶振基准本地无源晶振 / 外部有源参考RC210xxB 分为 3 款型号RC21012B (12 差分输出 / 48QFN)、RC21008B (8 差分输出 / 40QFN)、RC21005B (5 差分输出 / 32QFN)后缀带BQ代表内置晶体版本XIN/XOUT 引脚为 DNC不可连接。2CLKIN0_GPI0 / CLKIN0b_GPI1第一组外部差分时钟CLKIN1_GPI2 / CLKIN1b_GPI3第二组外部差分时钟7、8 引脚3MUX 是3 选 1 时钟切换器2.2.2核心功能1单一通道供给 APLLAPLL 内部只有一套 VCO 倍频电路同一时间只能使用一路基准MUX 根据寄存器配置从 3 路时钟里挑选 1 路送到 APLL 作为倍频参考。2多基准灵活切换场景 1只用板载晶振 → MUX 切 XIN/XOUT场景 2系统外部统一 100M 差分时钟 → MUX 切 CLKIN04/5 脚场景 3双冗余时钟备份主时钟丢失自动切备用 CLKIN12.2.3 VDDO0 ~ VDDO6--7 路输出域独立电源每一路 VDDO 对应一组输出 Bank独立电压域可分别配置 1.8/2.5/3.3V功能给对应差分输出驱动器供电LVDS/LP-HCSL/LVCMOS 输出电平由该引脚电压决定每路 VDDO 建议独立 LC 滤波降低输出抖动。电源引脚对应输出 Bank内部分频器输出引脚VDDO0Bank0IOD0OUT0/OUT0bVDDO1Bank1IOD1OUT1/OUT1bVDDO2Bank2FOD0 (带 SSC 扩频)OUT2/OUT2b、OUT3/OUT3bVDDO3Bank3FOD1 (带 SSC 扩频)OUT4~OUT7 四对差分VDDO4Bank4FOD2OUT8/OUT8b、OUT9/OUT9bVDDO5Bank5IOD2OUT10/OUT10bVDDO6Bank6IOD3OUT11/OUT11b2.2.3.1 时钟输出电平选择LVCMOS 电平完全由 VDDO 决定LVDS、LP-HCSL 差分电平的差分摆幅基本固定但共模电压、输出电流、最大耐压会受 VDDO 约束不能直接等同 “电平由 VDDO 决定”。1LVCMOS完全由对应 Bank 的 VDDO 决定LVCMOS 是单端推挽输出高低电平直接跟随 VDDOVDDO3.3VVOH≈3.2VVOL≈0.04VVDDO2.5VVOH≈2.0VVOL≈0.04VVDDO1.8VVOH≈1.75VVOL≈0.04V 压摆率、驱动能力也随 VDDO 变化LVCMOS 电平 VDDO 体系电平。2LVDS差分摆幅固定仅共模 / 耐压受 VDDO 限制核心差分摆幅典型 350mV几乎不随 VDDO 改变变化的只有共模电压 VCMVDDO1.8V → LVDS 共模约 1.07~1.35VVDDO2.5/3.3V → LVDS 共模约 1.16~1.32VVDDO 决定 LVDS 输出电路的最大耐压、电流上限但差分峰峰值不会随 VDDO 放大缩小标准 LVDS 接收器只识别 ±350mV 差分差不依赖供电电压。3LP-HCSLPCIe 专用差分摆幅可编程、小幅受 VDDO 影响可寄存器设置 800mV/900mV 两种单端摆幅档位是 PCI 标准固定区间VDDO 仅限制电路供电上限1.8V VDDO 下 LP-HCSL 高低电压区间略窄2.5/3.3V VDDO 摆幅范围更宽松差分峰峰值稳定 700~900mV不会随 VDDO 等比例放大PCIe 规范强制限定 LP-HCSL crossing 交叉电压区间250~550mV / 300~600mV不受 VDDO 大幅改动。2.2.3.2 时钟输出模式选择RC210xxB 三种输出模式配置方法芯片7 组输出 BankBank0~Bank1完全独立每组可单独设 LVCMOS / LVDS / LP-HCSL两种配置路径RICBox 图形工具量产 OTP 固化首选、I2C/SPI 寄存器实时配置软件动态切换。核心控制位out_mode每组 Bank 独立寄存器每个输出 Bank 都有独立out_mode2bit 寄存器定义如下out_mode 数值输出驱动类型适用场景0x00LP-HCSLPCIe Gen1~7 100MHz 参考内置 85/100Ω 端接0x01LVDS125/156.25M 以太网差分时钟0x02LVCMOS≤200MHz 单端 FPGA/MCU 系统时钟2.3 通用输入输出GPIO0 ~ GPIO45 路 GPIO类型双向 I/O上电默认三电平检测运行后标准 CMOS 电平可配置功能1全局 / 分组时钟输出使能 OE开关时钟无毛刺2PWRGD 电源就绪、PWRDN 低功耗、RESTART 重启控制3APLL 锁定状态输出、LOS 时钟丢失告警4外部配置选择脚切换 OTP 内 27 组预设配置5普通逻辑高低电平输入 / 输出电气内置上下拉电阻LVCMOS 驱动1.8/2.5/3.3V 由 VDDD 决定。2.4 串行通信引脚SCL_SCLK / SDA_nCSI2C/SPI 复用两引脚共用二选一工作模式不可同时启用1. SCL_SCLKI2C 模式I2C 同步时钟双向开漏支持 400kHz 高速SPI 模式SPI 串行时钟输入最高 20MHz耐压兼容 3.3V 电平。2. SDA_nCSI2C 模式I2C 双向数据开漏输出SPI 模式SPI 片选 nCS低有效 SPI 数据 SDIO双向读写耐压兼容 3.3V 电平。2.5 差分时钟输出OUTx / OUTxbOUTx 正OUTxb 负每一组为一对差分时钟可单独配置输出标准LP-HCSL (PCIe 首选) / LVDS / 双单端 LVCMOS 输出频率范围LVCMOS1kHz ~ 200MHzLVDS / LP-HCSL1kHz ~ 650MHz1输出分组与型号差异RC21012B全 12 对输出OUT0~OUT11 OUT0/1/2/3/4/5/6/7/8/9/10/11 全部引出RC21008B仅 8 对有效输出 有效OUT1/2/3/6/7/8/10/11OUT0/4/5/9 无引脚N/ARC21005BQ仅 5 对有效输出 有效OUT1/3/6/8/10其余全部省略2输出驱动特性LP-HCSL内置 85Ω/100Ω 差分端接无需外部电阻原生 PCIe Gen1~7 低抖动LVDS需接收端 100Ω 并联电阻可 AC 耦合兼容 LVPECL、CML 电平支持 SSC 扩频FOD0/FOD1 两组输出专用用于 PCIe EMI 降低输出相位可编程微调步长 1/4 VCO 周期。2.6 DNC 空脚BQ 型号的 1/2 号引脚标记DNC全称Do Not Connect要求完全悬空禁止走线、上拉 / 下拉、接电容原因内部集成 78.125MHz 晶振原外置晶振引脚内部无电路接线会引入干扰。2.7 NC 空引脚NC Not Connected芯片内部无电路使用规范PCB 直接悬空不接任何器件。2.8 电源类引脚2.8.1. VDDA类型模拟电源输入电压1.8V / 2.5V / 3.3V功能给 APLL 锁相环、模拟电路供电模拟域核心电源电源噪声直接影响相位抖动PCB 需独立滤波。2.8.2. VDDX类型晶振振荡器电源电压1.8V / 2.5V / 3.3V功能仅给 XIN/XOUT 晶振电路供电BQ 内置晶款同样需要供电。2.8.3. VDDR类型外部时钟输入接收器电源电压1.8V / 2.5V / 3.3V功能CLKIN0/CLKIN1 两组差分输入缓冲器供电输入电平标准由该电压决定LVCMOS/LVDS/HCSL 等。2.8.4. VDDD类型数字内核 GPIO 电源电压1.8V / 2.5V / 3.3V功能芯片数字逻辑、OTP 寄存器、5 路 GPIO、I2C/SPI 通信口供电OTP 烧录时必须 2.5V 或 3.3V。2.8.5. VDDO0 ~ VDDO67 路输出域独立电源见 2.2.3