前言FPGA 代码仿真正常并不代表硬件能够稳定运行。时序约束一旦漏写工具可能不分析关键路径也不会针对这些路径进行正确优化。本文结合时钟、输入输出、衍生时钟、跨时钟域和多周期路径讲清漏写约束的真实后果并给出可直接使用的 XDC 示例和排错方法。1. 一个很常见的现象仿真没有问题上板偶尔出错很多 FPGA 新人都遇到过这种情况RTL 仿真完全正常综合、实现都能完成下载到开发板后大部分时间可以运行温度升高、换一块板或者提高时钟频率后开始报错加一个 ILA错误反而消失修改一行无关代码原来的问题突然出现。这类问题经常被归因于开发板不稳定 芯片批次有差异 电源有噪声 综合器优化有问题实际检查后却发现真正的原因是时序约束没有写完整工具根本没有正确分析某些关键路径。时序约束漏写后工程不一定会报错也不一定无法生成比特流。最危险的情况恰恰是实现成功 WNS 看起来正常 上板也偶尔能工作但实际上部分路径从来没有经过完整的静态时序分析。2. 时序约束到底在约束什么先看一段最普通的同步逻辑always_ff (posedge clk) begin data_reg1 data_in; data_reg2 data_reg1 offset; end从data_reg1到data_reg2之间存在一条寄存器到寄存器的时序路径data_reg1/Q ↓ 组合逻辑 ↓ data_reg2/D数据需要在一个时钟周期内完成下面的过程源寄存器输出 → 经过组合逻辑和布线 → 到达目标寄存器 → 满足目标寄存器建立时间可以简化理解为数据路径延迟 可用时钟时间更完整一些Tclk_to_q Tlogic Troute Tsetup Tperiod Tskew - Tuncertainty其中参数含义Tclk_to_q源寄存器时钟到输出的延迟Tlogic组合逻辑延迟TrouteFPGA 内部布线延迟Tsetup目标寄存器建立时间Tperiod时钟周期Tskew时钟到达源、目标寄存器的偏差Tuncertainty时钟抖动和不确定性预算实现工具只有知道时钟周期才能判断这条路径是否满足要求。例如系统实际运行在 100 MHz时钟周期 10 ns如果数据路径延迟为 12 ns那么它显然无法在一个周期内稳定传输。但如果没有创建这个时钟工具可能不知道这条路径需要在 10 ns 内完成。结果不是“工具自动帮你猜一个时钟”而可能是该路径未被完整约束 该路径没有参与正常时序收敛 该路径的实现结果无法作为签核依据3. 漏写约束不等于一定马上出错这里要先纠正一个常见误解。时序约束漏写后并不代表电路一定不能运行。假设某条路径实际延迟只有 3 ns系统时钟周期为 10 ns。即使没有写约束这条路径在当前布局布线结果下仍然可能满足时序。因此工程可能暂时正常。问题在于你不知道它是否满足也无法保证下一次实现后仍然满足。重新综合后工具可能改变逻辑映射寄存器位置布线路径资源共享方式扇出优化方式RAM、DSP 和寄存器之间的位置关系。原来 3 ns 的路径下一次可能变成 9 ns也可能变成 11 ns。没有约束时工具没有义务优先优化这条路径。所以漏写约束的真正后果不是“百分之百立即失败”而是设计结果失去可验证性一、漏写时钟约束4. 最严重的漏项没有创建主时钟假设顶层时钟端口为input logic sys_clk;系统实际时钟频率为 100 MHz。在 Vivado 的 XDC 中应至少写入create_clock -name sys_clk \ -period 10.000 \ [get_ports sys_clk]其中100 MHz 10 ns如果这条约束没有写可能出现以下后果寄存器之间的同步路径没有被正确分析工具无法计算可靠的建立时间和保持时间裕量布局布线阶段不会按照真实频率优化时序报告中的 WNS、TNS 不能代表完整设计工程可能存在大量未约束路径。5. 为什么没有报时序违例反而更加危险假设存在一条延迟为 12 ns 的路径。正确约束为 100 MHz要求时间10 ns 实际延迟12 ns 时序裕量约 -2 ns工具会报告时序违例WNS -2 ns没有时钟约束工具不知道目标周期是 10 ns。这时可能出现没有对应的有效时序要求 路径被列入未约束路径 报告中没有正常的负裕量所以没有时序违例不等于时序已经满足。必须先确认所有需要分析的路径都已经被约束。6. 时钟周期写错同样危险系统实际运行频率为 100 MHz但约束写成了create_clock -period 20.000 [get_ports sys_clk]20 ns 对应 50 MHz。如果某条路径延迟为 15 ns按照错误约束15 ns 20 ns时序通过 按照真实频率15 ns 10 ns时序失败这种情况比完全没有约束更加隐蔽。因为报告中可能显示WNS 为正 Timing constraints are met但报告检查的是错误目标。因此创建时钟后还要检查report_clocks确认每个时钟的名称周期波形来源是否为衍生时钟。二、漏写输入输出延迟7. FPGA 内部时序通过不代表板级接口一定通过很多新人只约束了 FPGA 的系统时钟create_clock -period 10.000 [get_ports sys_clk]然后看到内部时序通过就认为整个系统没有问题。实际上一个完整的输入路径是外部器件寄存器 ↓ 外部器件 Clock-to-Out ↓ PCB 数据线 ↓ FPGA 输入引脚 ↓ FPGA 内部布线 ↓ FPGA 采样寄存器输出路径则是FPGA 输出寄存器 ↓ FPGA 内部布线 ↓ FPGA 输出引脚 ↓ PCB 数据线 ↓ 外部器件采样寄存器如果没有写set_input_delay和set_output_delay工具只知道 FPGA 内部的延迟不知道外部器件和 PCB 消耗了多少时间。8. 漏写输入延迟会有什么后果假设 FPGA 接收一个外部 ADC 输出的数据。ADC 在时钟沿之后需要 3 ns 才能输出稳定数据ADC Clock-to-Out 3 nsPCB 又消耗了 1 nsPCB 数据延迟 1 ns那么数据到达 FPGA 引脚时已经消耗了约 4 ns。如果系统周期为 10 nsFPGA 内部真正可以使用的时间不是完整的 10 ns而大约只剩10 ns - 4 ns 6 ns如果没有输入延迟约束工具可能按照更宽松的内部条件布局。最终出现FPGA 内部路径看起来满足 但整个板级输入路径不满足9. 输入延迟约束示例下面数值仅用于说明格式真实数值必须根据外部器件数据手册和 PCB 时延计算。create_clock -name sys_clk \ -period 10.000 \ [get_ports sys_clk] set_input_delay -clock sys_clk \ -max 4.000 \ [get_ports data_in[*]] set_input_delay -clock sys_clk \ -min 1.000 \ [get_ports data_in[*]]这里-max用于建立时间分析 -min用于保持时间分析不能只写-max而完全忽略-min。否则建立时间可能被分析了但保持时间的板级条件并不完整。10. 输出延迟约束示例假设 FPGA 输出数据给外部器件set_output_delay -clock sys_clk \ -max 3.000 \ [get_ports data_out[*]] set_output_delay -clock sys_clk \ -min -0.500 \ [get_ports data_out[*]]输出延迟中的-min有时可能是负值这与外部器件保持时间、时钟偏差和 PCB 延迟有关。不要因为看到负数就直接认为约束写错。真实项目中应根据以下参数计算外部器件建立时间外部器件保持时间数据线 PCB 延迟时钟线 PCB 延迟时钟相位关系设计裕量。不能直接复制其他工程的输入输出延迟数值。11. 漏写 I/O 约束的典型现象输入输出约束漏写后常见现象包括低频运行正常高频运行错误同一份程序在不同开发板上表现不同数据偶尔错一位ADC、DAC、DDR、SPI 或并行总线偶发错误改变温度后误码率增加加入 ILA 后问题发生变化FPGA 内部时序全绿但接口仍不稳定。这些现象不是因为静态时序分析无效而是因为你只分析了系统的一部分三、漏写衍生时钟约束12. 什么是衍生时钟衍生时钟是由已有时钟经过下面这些结构产生的时钟PLLMMCM时钟分频器时钟缓冲器时钟选择器逻辑分频寄存器DDR 时钟结构。例如sys_clk 100 MHz clk_div2 50 MHz如果clk_div2被当作真正的时钟使用always_ff (posedge clk_div2) begin data_reg data_in; end工具必须知道clk_div2来源于哪个时钟分频比例是多少两个时钟之间的相位关系时钟边沿如何对应。13. 衍生时钟漏写后的后果部分 FPGA 专用时钟资源例如某些 PLL、MMCM 输出工具可能能够自动传播或推导时钟。但是不能假设所有衍生时钟都能自动识别。尤其是使用普通逻辑产生的分频时钟always_ff (posedge sys_clk) begin clk_div2 ~clk_div2; end如果没有正确创建衍生时钟可能出现clk_div2时钟域内的路径未正确分析sys_clk与clk_div2之间的路径关系错误工具将真实相关的两个时钟当成无关时钟工具无法正确计算跨时钟边沿的建立和保持时间该时钟网络可能使用普通布线产生较大偏斜。14. 衍生时钟约束示例例如一个逻辑产生的二分频时钟create_generated_clock -name clk_div2 \ -source [get_ports sys_clk] \ -divide_by 2 \ [get_pins u_clk_div/clk_div2_reg/Q]这里的层次路径必须与综合后的实际对象一致。可以使用以下命令检查对象是否匹配get_ports sys_clk get_pins u_clk_div/clk_div2_reg/Q report_clocks如果get_pins返回空对象说明约束没有匹配到实际网表节点。一条没有匹配到对象的约束等于没有生效。15. 能用时钟使能时不要轻易生成逻辑时钟下面这种写法会产生一个新的逻辑时钟logic clk_div2; always_ff (posedge sys_clk) begin clk_div2 ~clk_div2; end always_ff (posedge clk_div2) begin data_reg data_in; end更推荐使用时钟使能logic div2_en; always_ff (posedge sys_clk) begin div2_en ~div2_en; if (div2_en) data_reg data_in; end这样整个逻辑仍然位于同一个sys_clk时钟域中。优点包括不需要额外创建逻辑时钟避免普通布线作为时钟网络降低时钟偏斜简化时序分析减少跨时钟域问题。四、漏写跨时钟域关系16. 两个异步时钟之间不能按照普通同步路径分析假设设计中存在两个完全独立的时钟sys_clk100 MHz adc_clk74.25 MHz它们来自不同晶振彼此之间没有固定相位关系。此时两个时钟域之间属于异步跨时钟域。如果没有声明异步关系工具可能尝试在两个时钟之间寻找某个边沿关系并报告大量难以收敛的时序违例。例如sys_clk 域寄存器 ↓ 跨时钟域信号 ↓ adc_clk 域寄存器对于普通双触发器同步器第一级触发器本来就可能发生亚稳态。这类路径不能按照普通同步数据路径的方式进行时序收敛。17. 异步时钟组约束示例对于确定完全异步的两个时钟域可以使用set_clock_groups -asynchronous \ -group [get_clocks sys_clk] \ -group [get_clocks adc_clk]这条约束表示不对两个时钟组之间执行常规建立时间和保持时间分析但是必须注意写了异步时钟组约束不代表跨时钟域设计自动安全。它只是在告诉静态时序分析工具不要使用普通同步路径规则分析这些路径真正的 CDC 安全仍然需要 RTL 结构保证例如单比特信号使用两级同步器脉冲信号使用脉冲展宽、握手或 toggle 同步多比特数据使用握手、异步 FIFO 或稳定窗口计数指针使用 Gray 码复位释放在各时钟域同步完成。18. 漏写异步关系的后果与漏写普通时钟不同漏写普通时钟约束通常会导致关键同步路径没有被正确分析漏写异步时钟关系通常会导致工具分析了本来不应该直接收敛的路径表现为出现大量跨时钟域负裕量工具把时间浪费在无法正常收敛的异步路径上真正需要优化的同步路径受到影响开发人员为了消除报错错误地修改正常逻辑时序报告被大量无意义违例淹没。不过不要看到跨时钟域违例就直接全部设置为 false path。应该先检查这条路径是否有正确的 CDC 结构如果跨时钟域结构本身不安全设置 false path 只能隐藏问题不能解决问题。五、漏写多周期路径约束19. 什么是多周期路径默认情况下静态时序分析通常认为数据需要在一个时钟周期内完成传输。例如第 N 个时钟沿源寄存器发送数据 第 N1 个时钟沿目标寄存器采样数据但有些设计明确允许数据经过多个周期后再采样。例如第 N 个时钟沿开始运算 第 N1 个时钟沿中间计算 第 N2 个时钟沿结果被目标寄存器采样这时可能需要多周期路径约束。例如允许两个周期完成set_multicycle_path 2 -setup \ -from [get_cells source_reg*] \ -to [get_cells destination_reg*] set_multicycle_path 1 -hold \ -from [get_cells source_reg*] \ -to [get_cells destination_reg*]通常设置 N 周期建立时间时还要配套设置 N-1 周期保持时间。20. 漏写多周期约束会发生什么多周期路径漏写后工具仍然按照单周期路径分析。结果可能是实际允许 20 ns 工具只允许 10 ns这种漏写一般不会直接导致芯片功能错误前提是 RTL 结构确实保证目标寄存器只在正确周期采样。它更可能导致出现不真实的时序违例工具对该路径进行过度优化使用更多 LUT 和寄存器布局布线难度增加其他关键路径的资源被挤占时序收敛时间变长。需要注意多周期约束只改变工具的分析要求不会自动改变 RTL 的采样行为。如果目标寄存器实际上每个周期都会采样仅仅添加多周期约束就可能把真实错误隐藏掉。六、漏写路径例外约束21. 什么是 false path有些物理上存在的连接不需要按照普通同步路径分析。例如两个完全异步时钟域之间的同步器路径某些静态配置寄存器到工作逻辑的路径只在复位或初始化期间变化的控制信号不会在正常运行状态下被采样的测试路径。可以使用类似约束set_false_path \ -from [get_cells config_reg*] \ -to [get_cells work_reg*]但set_false_path是非常强的约束。它的含义不是这条路径比较宽松而是完全不对这条路径执行正常时序分析22. 漏写 false path 的后果如果一条路径确实不需要分析但没有设置 false path可能出现不真实的时序违例工具浪费资源优化无关路径报告中出现大量噪声真正的关键违例被掩盖时序收敛困难。这种漏写通常不会直接造成硬件故障。但是工程人员可能为了修复这些“假违例”做出错误修改。23. false path 不能用来消除看不懂的报错下面这种做法非常危险看到时序违例 → 不分析路径来源 → 直接 set_false_path → 报告变绿报告变绿不代表设计变安全。它只代表工具不再检查这条路径。在添加 false path 前至少要回答三个问题为什么这条路径不需要满足普通时序目标寄存器是否可能在数据变化期间采样RTL 中是否存在同步器、握手或其他安全结构如果无法明确回答就不应该直接切断时序分析。七、异步复位约束漏写24. 异步复位不仅有拉低还有释放很多设计使用异步低电平复位always_ff (posedge clk or negedge rst_n) begin if (!rst_n) data_reg 0; else data_reg data_next; end异步复位可以在没有时钟的情况下立即拉低寄存器。但是复位释放如果刚好发生在时钟沿附近可能违反Recovery timeRemoval time。可以把它们理解为异步控制信号相对于时钟边沿的建立和保持要求。如果复位直接异步释放到大量寄存器不同寄存器可能在不同周期退出复位。结果可能是状态机进入非法状态计数器各位不一致FIFO 指针不同步模块之间复位状态不一致上电后偶发启动失败。25. 推荐异步拉低、同步释放常见做法如下logic [1:0] rst_sync; logic local_rst_n; always_ff (posedge clk or negedge global_rst_n) begin if (!global_rst_n) rst_sync 2b00; else rst_sync {rst_sync[0], 1b1}; end assign local_rst_n rst_sync[1];时序示意global_rst_n 0──────────────1──────────── clk ↑ ↑ ↑ ↑ ↑ ↑ ↑ rst_sync[0] 0──────────────0───1──────── rst_sync[1] 0──────────────────0───1──── local_rst_n 0──────────────────0───1────这样复位拉低是异步的复位释放经过本地时钟同步不同寄存器更容易在统一时钟边界退出复位。仅仅通过约束隐藏复位路径不能替代正确的复位结构。八、漏写约束为什么会影响布局布线26. 时序约束不只是生成报告很多新人认为时序约束只是在实现结束后检查一下时序。实际上约束会参与整个实现过程。工具会根据时序要求决定哪些寄存器需要靠近哪些组合逻辑需要重构哪些网络需要降低扇出哪些路径优先使用快速布线资源是否进行寄存器复制是否进行逻辑重定时DSP 和 RAM 周围逻辑如何摆放哪些路径是关键路径。如果一条路径没有约束工具可能不会把它当作关键路径。例如寄存器 A 到寄存器 B在有约束时工具可能将它们放得很近[A][组合逻辑][B]在没有约束时可能被放得很远[A]────────大量布线资源────────[B]FPGA 中很多高频路径的主要延迟并不是 LUT 运算而是布线延迟。因此漏写约束会直接影响最终物理实现结果。27. 为什么加一个 ILA 后问题反而消失加入 ILA 后工程会发生很多变化新增调试网络增加扇出改变寄存器位置改变布局布线关键路径重新分配部分信号被保留不能继续优化。因此同一条未约束路径可能从原实现11 ns变成加入 ILA 后8 ns问题暂时消失。也可能反过来原本正常的路径因为加入 ILA 后变得更差。这说明问题与实现结果有关并不说明 ILA 修复了逻辑。当出现下面这种现象时应优先怀疑时序和 CDC增加 ILA 后问题变化 修改无关代码后问题变化 重新实现后问题变化 不同优化策略下问题变化九、一个最小 XDC 约束框架下面给出一个基础约束框架。真实工程需要根据硬件接口继续补充。############################################################################### # 1. 主时钟 ############################################################################### create_clock -name sys_clk \ -period 10.000 \ -waveform {0.000 5.000} \ [get_ports sys_clk] ############################################################################### # 2. 输入延迟 # 数值仅为示例必须根据外部器件和 PCB 参数计算 ############################################################################### set_input_delay -clock sys_clk \ -max 4.000 \ [get_ports data_in[*]] set_input_delay -clock sys_clk \ -min 1.000 \ [get_ports data_in[*]] ############################################################################### # 3. 输出延迟 # 数值仅为示例必须根据外部器件和 PCB 参数计算 ############################################################################### set_output_delay -clock sys_clk \ -max 3.000 \ [get_ports data_out[*]] set_output_delay -clock sys_clk \ -min -0.500 \ [get_ports data_out[*]] ############################################################################### # 4. 衍生时钟 ############################################################################### create_generated_clock -name clk_div2 \ -source [get_ports sys_clk] \ -divide_by 2 \ [get_pins u_clk_div/clk_div2_reg/Q] ############################################################################### # 5. 异步时钟组 ############################################################################### set_clock_groups -asynchronous \ -group [get_clocks sys_clk] \ -group [get_clocks adc_clk] ############################################################################### # 6. 多周期路径 ############################################################################### set_multicycle_path 2 -setup \ -from [get_cells source_reg*] \ -to [get_cells destination_reg*] set_multicycle_path 1 -hold \ -from [get_cells source_reg*] \ -to [get_cells destination_reg*]不要直接把这个模板完整复制到自己的工程中。正确做法是根据设计结构逐条添加 每添加一条就确认对象是否匹配 每添加一条就理解它改变了哪些时序分析十、怎么检查约束是否漏写28. 第一步检查时钟是否正确Vivado 中可以执行report_clocks重点检查主时钟是否存在时钟周期是否正确衍生时钟是否存在时钟名称是否重复时钟来源是否正确波形是否正确是否存在意外时钟。不能只看 XDC 文件里有没有create_clock。要看它是否真正匹配到了设计对象。29. 第二步执行check_timingcheck_timing该命令可以帮助检查未定义时钟的寄存器缺少输入延迟的端口缺少输出延迟的端口常量时钟多时钟驱动未约束端点组合环路时序约束异常。对于新人来说check_timing比只看 WNS 更重要。因为 WNS 只反映已经参与分析的路径。check_timing可以帮助发现哪些路径没有正常进入分析。30. 第三步检查未约束路径可以生成时序汇总报告report_timing_summary -report_unconstrained重点查看Unconstrained Paths理想情况下需要签核的同步路径不应该存在未解释的未约束项。注意这里不是要求所有端口和所有路径必须机械地约束。有些路径可能确实是静态信号配置输入异步复位调试接口不参与正常功能的测试端口。但是每一类未约束路径都应该能够解释。不能采用不知道为什么未约束但工程能生成比特流这样的处理方式。31. 第四步检查时序例外report_exceptions重点检查false path 是否过多多周期路径是否匹配到正确对象是否有空约束是否有被其他约束覆盖的例外是否把大范围路径错误切断异步时钟组是否覆盖了不该覆盖的时钟。尤其要警惕这种约束set_false_path -from [all_clocks] -to [all_clocks]它几乎会把所有时钟间路径全部切断。报告可能非常干净但设计已经失去时序检查意义。32. 第五步检查 CDCVivado 中可以使用report_cdc重点检查单比特信号是否使用同步器是否存在组合逻辑后直接跨时钟域多比特总线是否逐位同步同步器第一级输出是否被多处使用异步复位是否安全释放Gray 码总线是否符合结构要求是否存在未识别的 CDC 路径。CDC 报告和时序报告不能互相替代。时序报告通过 ≠ CDC 安全 CDC 结构正确 ≠ 同步路径时序通过两者都需要检查。十一、常见错误写法33. 错误一只创建一个主时钟就认为约束完成错误认识XDC 中有 create_clock 所以整个工程已经被约束实际还需要检查是否有其他时钟输入是否有衍生时钟是否有异步时钟域是否有输入延迟是否有输出延迟是否有特殊路径是否有未约束端点。34. 错误二直接复制开发板例程的约束开发板例程可能只包含set_property PACKAGE_PIN ... set_property IOSTANDARD ...这些主要是引脚和电气属性约束。例如set_property PACKAGE_PIN W5 [get_ports sys_clk] set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]它们并没有描述时钟周期。还必须创建时钟create_clock -period 10.000 [get_ports sys_clk]引脚约束和时序约束不是一回事。35. 错误三看到时序违例就设置 false path错误处理过程出现负裕量 → 加 false path → 报告通过正确处理过程应该是确认起点和终点 → 确认两个寄存器属于哪个时钟域 → 确认这条路径是否真实需要传输数据 → 检查 RTL 结构 → 判断属于同步、异步、多周期还是无效路径 → 选择正确约束36. 错误四只检查建立时间不检查保持时间时序分析至少包括Setup数据是否到得太晚 Hold数据是否变化得太早建立时间通过不代表保持时间一定通过。特别是在以下情况下应重点检查保持时间输入输出接口时钟相位调整PLL/MMCM 相移源同步接口多周期路径不同时钟树之间的路径较大时钟偏斜。37. 错误五认为 RTL 仿真能够发现时序问题RTL 仿真主要验证逻辑功能。RTL 中普通赋值通常不会包含真实的LUT 延迟布线延迟时钟偏斜建立时间保持时间时钟抖动亚稳态。例如下面的逻辑在 RTL 仿真中可以正常工作always_ff (posedge clk) begin result a b c d e f; end但综合后可能形成很长的组合路径。RTL 仿真只会认为时钟沿到来 → 计算表达式 → 更新寄存器它不会自动告诉你真实硬件能否在 5 ns 或 10 ns 内完成。静态时序分析才是判断 FPGA 同步路径能否稳定运行的主要方法。十二、工程排错示例38. 现象100 MHz 偶发错误80 MHz 正常建议按以下顺序检查第一步确认时钟约束report_clocks确认周期是否为10 ns而不是12.5 ns 20 ns 或根本没有创建第二步检查未约束路径check_timing report_timing_summary -report_unconstrained第三步查看最差路径report_timing -delay_type max -max_paths 20重点查看起点寄存器终点寄存器组合逻辑级数布线延迟占比时钟域时序要求实际延迟裕量。第四步检查 CDC如果错误数据来自另一个时钟域report_cdc第五步检查 I/O 延迟如果错误发生在 ADC、DAC、摄像头或外部总线接口确认set_input_delay set_output_delay是否完整。39. 现象每次重新生成比特流错误位置都不一样优先怀疑未约束路径边界时序路径不安全的 CDC异步复位释放组合逻辑毛刺逻辑生成时钟高扇出控制信号。因为重新实现会改变布局布线。如果逻辑功能完全确定但错误随实现结果变化通常要优先检查物理时序问题而不是继续盯着算法代码。40. 现象时序报告全绿但硬件仍然错误按下面顺序排查所有时钟是否正确创建时钟周期是否与真实硬件一致是否存在未约束路径输入输出延迟是否完整时序例外是否切断过多路径CDC 结构是否正确异步复位是否同步释放是否存在假多周期路径时钟是否走专用时钟资源外部器件时序参数是否使用正确工作模式下的数据。报告全绿只能证明工具检查到的、被正确约束的路径满足当前约束它不能证明漏掉的路径也满足要求。十三、时序约束检查清单在生成最终比特流前建议逐项确认。时钟部分□ 所有主时钟均已创建 □ 时钟周期与真实硬件频率一致 □ 时钟波形和占空比正确 □ 衍生时钟已正确识别 □ 逻辑分频时钟已处理 □ 异步时钟关系已明确输入输出部分□ 同步输入接口具有 input delay □ 同步输出接口具有 output delay □ 同时设置了 max 和 min □ 数值来自器件手册和 PCB 参数 □ 没有直接复制其他工程的延迟数值时序例外部分□ 每条 false path 都有明确原因 □ 多周期路径与 RTL 采样行为一致 □ 多周期 setup 和 hold 配套设置 □ 没有使用大范围约束隐藏违例 □ 约束对象确实匹配到网表节点报告部分□ report_clocks 结果正确 □ check_timing 没有未解释问题 □ 未约束路径均已确认 □ 建立时间满足要求 □ 保持时间满足要求 □ CDC 报告没有高风险结构 □ 时序例外已检查十四、最后总结时序约束漏写的后果可以分为三类。第一类真实问题没有被发现例如主时钟漏写时钟周期写错衍生时钟漏写输入输出延迟漏写。这类问题最危险。工具可能没有检查到真实的时序违例而硬件会在特定条件下出错。第二类工具检查了不应该检查的路径例如异步时钟关系漏写false path 漏写多周期路径漏写。这类问题通常会制造大量不真实的时序违例浪费实现资源和调试时间。第三类报告看起来正常但结论无效如果设计中存在未约束路径那么WNS 为正 TNS 为 0 Timing constraints are met也不能直接证明设计已经完成时序收敛。最终必须确认所有需要工作的路径都按照真实硬件条件参与了分析可以记住下面四句话没有报错不等于没有问题。 时序通过不等于约束完整。 约束写了不等于约束生效。 报告全绿不等于硬件一定稳定。一个可以签核的 FPGA 工程至少要做到时钟定义正确输入输出接口约束完整衍生时钟关系清楚CDC 结构安全时序例外有明确依据没有未解释的未约束路径建立时间和保持时间都满足要求。时序约束不是工程最后补上的一份文件。它本身就是 FPGA 设计的一部分。#FPGA #Verilog #System #Verilog #FIFO 异步FIFO #同步FIFO #Gray码 #CDC #跨时钟域 #数字电路