1. 项目概述与核心价值在电机控制、数字电源或者高精度工业测量这类对实时性和确定性要求极高的嵌入式系统里我们这些做底层驱动和硬件设计的工程师最怕的就是数据“跑飞”或者采样“丢点”。很多时候问题不是出在算法逻辑上而是栽在了最基础的时序配合上——处理器往外设写数据对方还没准备好就收到了ADC采样信号还没稳定就启动了转换。这些细微的时序错位轻则导致数据错误需要复杂的软件纠错重则直接让整个控制系统失稳。我经历过不少这样的调试夜晚最终发现根源往往是对芯片手册里那些密密麻麻的时序参数理解不够透彻。今天要深入聊的就是德州仪器TI那款在工控领域堪称经典的增强型塑料封装DSP——SM320F28335-EP。这颗芯片的强大性能自不必说但其外部接口XINTF和片上12位ADC的时序细节却是决定系统能否稳定发挥性能的关键。手册里第6.14.8节关于“就绪写时序”的表格以及第6.15节关于ADC的各种时序图和参数初看可能只是一堆最小最大值MIN/MAX和纳秒ns单位但它们实际上是芯片与外部世界对话的“语言协议”。理解并运用好这些参数意味着你能让DSP以最高效、最可靠的方式与外部存储器、FPGA或ADC芯片交换数据也能让内部ADC捕捉到最真实的模拟信号。这篇文章我就结合自己多年在28335平台上的开发与调试经验把这些时序参数从手册的表格里“抠”出来掰开揉碎了讲清楚。重点会放在两个部分一是外部接口在配置了一个外部等待状态后其写操作各个信号如片选XZCS、写使能XWE、地址/数据总线之间严格的先后与保持关系二是片上ADC在两种核心采样模式顺序与同步下的工作时序、精度指标以及那些容易忽略的细节比如内部参考的稳定时间、输入阻抗模型对前端电路设计的影响。我的目标是当你读完这篇文章再去看手册对应章节时能立刻明白每个参数的设计意图并能在自己的PCB布局和软件配置中做出正确的决策避开我当年踩过的那些坑。2. 外部接口XINTF时序深度解析外部接口XINTF是28335与片外存储器或外设通信的桥梁其时序设计的核心目标是在给定的时钟频率下确保地址、数据和控制信号之间满足建立Setup和保持Hold时间从而保证读写操作的正确性。手册中给出的时序参数都是在特定测试条件下的最坏情况Worst-Case值我们的设计必须满足这些最坏情况系统才能在任何条件下稳定工作。2.1 关键时序参数与信号角色解读在分析具体参数前我们必须明确几个关键信号的角色XCLKOUT外部接口的时钟输出。它是所有时序的参考基准其上升沿和下降沿是信号变化的标尺。XZCSx区域片选信号。当DSP访问某个配置好的地址空间时对应的片选信号拉低告知外部设备“我要和你通信了”。XWE0/XWE1写使能信号。低电平有效指示当前为写操作数据总线上的数据是有效的输出数据。XR/W读写指示信号。高电平为读低电平为写。它通常比XWE更早变化提前指示操作方向。XA[19:0]地址总线。XD[31:0]数据总线32位模式或XD[15:0]16位模式。手册表6-44定义了在“就绪写”模式且配置了1个等待状态下的关键切换特性。我们逐条分析其工程含义td(XCOH-XZCSL) 1 ns (MAX)从XCLKOUT变高到片选信号XZCS变低的最大延迟为1纳秒。这意味着在时钟上升沿之后片选信号最晚会在1ns内有效变低。这个时间非常短几乎可以认为是同步的。设计注意对于外部设备其片选输入需要能响应如此快速的信号变化。td(XCOH-XA) 1.5 ns (MAX)时钟上升沿到地址总线有效的最长延迟。地址总线需要在时钟沿后1.5ns内稳定下来。这决定了外部设备地址解码电路需要多快能采样到正确的地址。td(XCOHL-XWEL) 2 ns (MAX)与td(XCOHL-XWEH) 2 ns (MAX)写使能信号XWE的下降沿有效和上升沿无效相对于XCLKOUT边沿高或低的最大延迟。这里有个关键点XWE的跳变是参考XCOHL即时钟的边沿上升或下降而不仅仅是上升沿。这给了时序设计更多的灵活性但也需要仔细对照时序图来理解。ten(XD)XWEL 0 ns (MIN)与td(XWEL-XD) 1 ns (MAX)这两个参数定义了数据总线的驱动时机。ten(XD)XWEL0 ns (MIN)表示数据总线最早可以在XWE变低的同时就开始被驱动即数据开始有效。td(XWEL-XD) 1 ns (MAX)表示数据总线最晚在XWE变低后1ns必须稳定有效。实操心得这意味着DSP的数据驱动能力很强数据几乎与写使能同步有效。对于接收方如SRAM、FPGA其数据建立时间tSU要求必须考虑这个“数据可能早到”的情况。th(XD)XWE TW-2 ns (MIN)这是写操作中极其重要且容易出错的一个参数。它定义了在写使能XWE变高无效之后数据总线必须继续保持有效的时间。TW是写访问的“Trail”周期时间在XTIMING寄存器中配置。如果配置XWRTRAIL 1且XTIMCLK150MHz (周期约6.67ns)那么TW 1 * tc(XTIM) ≈ 6.67ns。那么th(XD)XWE至少需要6.67 - 2 4.67 ns。踩过的坑很多工程师只关注数据在XWE变低前是否稳定却忽略了XWE变高后数据仍需保持一段时间。如果外部设备需要较长的数据保持时间tH而你的Trail周期配置过短就会导致写入失败。务必根据外设的数据保持时间要求来反推和配置XWRTRAIL值。2.2 同步与异步就绪XREADY模式详解XREADY信号是流控制的关键它允许低速外设通过拉低XREADY来请求DSP插入等待周期。手册区分了同步和异步两种采样模式其区别在于采样XREADY信号的时刻和计算方式不同。同步XREADY模式 (READYMODE 0)首次采样点E计算公式为E (XWRLEAD XWRACTIVE) * tc(XTIM)。例如若XWRLEAD1,XWRACTIVE3,tc(XTIM)6.67ns则E (13)*6.67 26.68ns。这意味着在写访问的Lead建立和Active有效周期结束后DSP才会在第一个时钟沿去采样XREADY。采样时序要求如表6-45所示XREADY信号无论是高还是低必须在采样时钟沿XCLKOUT high/low之前满足建立时间tsu12ns并在之后满足保持时间th6ns或0ns。应用场景适用于XREADY信号与XCLKOUT同步变化的外设时序关系更简单直接。异步XREADY模式 (READYMODE 1)首次采样点E计算公式为E (XWRLEAD XWRACTIVE - 2) * tc(XTIM)。相比同步模式首次采样提前了2个XTIMCLK周期。这给了异步信号更宽松的建立时间窗口。采样时序要求如表6-46建立时间tsu要求为11ns比同步模式略宽松1ns。核心差异与选择异步模式允许XREADY信号与XCLKOUT不同步DSP会在内部对其进行同步化处理。经验之谈在干扰较大的工业环境中或者XREADY信号来自一个独立时钟域的外设时通常推荐使用异步模式因为它对信号边沿的精确度要求稍低抗抖动能力更强。同步模式则适用于追求极致时序效率和确定性的场合且需要确保XREADY信号质量很好。配置计算示例 假设系统XTIMCLK 150MHz (周期 6.67ns)外设需要数据保持时间tH 5ns且响应速度较慢需要在XWE有效后插入2个等待状态。确定Trail周期根据th(XD)XWE TW-2 ns (MIN)且需满足外设tH5ns。则要求TW-2 5即TW 7ns。TW XWRTRAIL * tc(XTIM)。tc(XTIM)6.67ns所以XWRTRAIL必须配置为ceil(7 / 6.67) 2。配置XWRTRAIL2实际TW13.34ns保持时间余量充足。配置等待状态外设需要2个等待状态即XWRACTIVE应至少为所需等待状态数 1。因此配置XWRACTIVE 31个基本活跃周期2个等待周期。配置Lead周期通常至少配置1个建立周期即XWRLEAD 1。选择READYMODE若外设XREADY与系统时钟同源选同步(0)否则选异步(1)。2.3 XHOLD/XHOLDA总线保持时序XHOLD和XHOLDA用于支持外部DMA控制器或其他主设备请求总线控制权。这是一个相对独立但重要的功能尤其在多主设备系统中。工作流程外部设备拉低XHOLD请求总线。DSP完成当前所有挂起的XINTF访问后将地址、数据、控制总线置为高阻态并拉低XHOLDA作为应答。外部设备获得总线控制权。完成后外部设备释放XHOLDDSP随后释放XHOLDA并重新驱动总线。关键时序参数以XCLKOUT XTIMCLK为例表6-47td(HL-HiZ)XHOLD低电平后总线进入高阻态的最大延迟。公式为4*tc(XTIM) 30 ns。在150MHz下tc(XTIM)6.67ns延迟最大约为4*6.673056.68ns。这意味着从外部设备请求总线到DSP真正释放总线存在一段不可忽略的延迟。外部主设备必须等待这段时间之后才能驱动总线。td(HH-BV)XHOLD变高后DSP重新驱动总线使其有效的时间同样为4*tc(XTIM) 30 ns。外部主设备必须在DSP重新驱动总线之前将自己的输出置为高阻态否则会发生总线冲突。硬件设计要点在PCB布局时XHOLD应作为关键信号处理考虑可能的上拉电阻确保默认无效状态和滤波电路防止噪声误触发。在软件上使能HOLD模式后如果CPU尝试访问XINTF空间而总线正被外部设备占用CPU会被挂起直到XHOLD释放。这要求软件设计避免在关键实时中断中访问外部存储器。3. 片上ADC时序与性能参数实战指南SM320F28335-EP的12位ADC是进行模拟量采集的核心其性能直接影响到控制精度。手册第6.15节不仅给出了时序更定义了精度指标这些都需要我们结合应用来理解。3.1 ADC关键电气特性与精度解读首先看表6-49 ADC电气特性这里定义了ADC的“能力边界”分辨率12位。这是理论值实际有效位数ENOB通常更低。ADC时钟ADCCLK0.001 MHz 至 25 MHz。重要限制ADCCLK不能超过SYSCLKOUT的1/4。例如SYSCLKOUT150MHz则ADCCLK最大为37.5MHz但仍受限于ADC模块自身的25MHz上限所以实际最大ADCCLK为25MHz。积分非线性INL与微分非线性DNLINL在12.5 MSPSADCCLK25MHz时最大为±2 LSB。这意味着任何一个采样点的实际转换值与理想直线之间的偏差最大可能达到2个最小刻度。对于满量程3V1 LSB0.732mV±2 LSB即约±1.46mV的绝对误差。DNL±1 LSB保证无误码。这意味着每个码的宽度与理想1 LSB的偏差在±1 LSB内确保了不会出现某个数字码永远无法输出的“失码”现象。偏移误差与增益误差偏移误差±15 LSB约±11mV。这是零点误差可以通过校准消除。整体增益误差内部基准±30 LSB约±22mV。这是满量程误差也可通过两点校准来修正。核心提示手册脚注(3)明确指出这些误差参数仅在执行了Boot ROM中的ADC校准例程后才有效。如果你在应用程序中直接使用ADC而未调用校准函数InitAdcCal()或类似函数实际误差可能远超此范围。这是新手最容易忽略的一点务必在系统初始化时执行ADC校准。通道间偏移与增益差异均为±4 LSB。这意味着不同ADC通道之间存在固有差异。对于需要多通道高精度对比的应用如三相电流采样必须进行每通道单独校准而不能用一个通道的校准参数应用于所有通道。模拟输入范围0-3V相对于ADCLO。ADCLO的输入范围为-5mV到5mV通常接地0V。绝对禁忌输入电压严禁超过VDDA0.3V或低于VSS-0.3V否则可能影响其他通道的转换结果。3.2 顺序采样与同步采样模式时序剖析ADC支持两种采样模式其选择由ADCTRL1寄存器中的SMODE位控制。3.2.1 顺序采样模式SMODE 0此模式下ADC逐个通道进行采样转换。图6-34和表6-52清晰地描述了其时序。触发到采样延迟td(SH)从ePWM等事件触发到采样保持S/H脉冲开始有固定的2.5 * tc(ADCCLK)延迟。在25MHz ADCCLK下tc(ADCCLK)40ns延迟为100ns。这意味着你的模拟信号必须在触发事件发生后的100ns内达到稳定否则采样到的就是瞬态值。采样/保持宽度tSH这是采集时间Acquisition Window由(1 Acqps) * tc(ADCCLK)决定。Acqps是ADCTRL1[8:11]位可配置为0-15。这是ADC性能调优的关键参数采集时间必须足够长让采样电容Ch1.64pF通过前端电路的电阻包括源阻抗Rs和开关电阻Ron1kΩ充电到输入电压的足够精度。根据图6-33的输入阻抗模型可以计算所需充电时间常数。例如若源阻抗Rs50Ω总电阻RRsRon1050Ω电容CChCp1.64pF10pF11.64pFCp为寄生电容RC时间常数τ1050Ω * 11.64pF ≈ 12.2ns。为了达到12位精度误差0.5LSB通常需要至少9-10个时间常数的充电时间即约110-122ns。对应tc(ADCCLK)40nstSH需要至少3 * 40ns 120ns因此Acqps至少应设置为2因为tSH (12)*40120ns。很多采样噪声大的问题根源就是Acqps设置过小信号未充分建立。转换结果延迟第一个结果出现在结果寄存器的时间td(schx_n) 4 * tc(ADCCLK) 160ns。后续结果出现的间隔td(schx_n1) (2 Acqps) * tc(ADCCLK)。如果Acqps2则间隔为(22)*40160ns。这决定了ADC的可持续采样率。对于单通道连续采样最小周期为td(SH) tSH td(schx_n1)但通常由S/H脉冲的触发周期决定。3.2.2 同步采样模式SMODE 1此模式下ADC同时采样一对通道如A0和B0然后依次转换。这对于需要严格同时刻采样的应用至关重要例如电机控制中三相电流的Clark变换。关键限制通道必须成对使用且必须是固定的配对A0/B0, A1/B1, ..., A7/B7。不能随意组合如A1/B3。时序差异见表6-53采样时序td(SH),tSH与顺序模式相同。结果就绪时间不同第一个A通道结果td(schA0_n)在160ns后就绪但第一个B通道结果td(schB0_n)需要200ns。这意味着在读取结果寄存器时需要先读A组结果再读B组结果并且要等待足够的时间差。后续成对结果的间隔td(schA0_n1)和td(schB0_n1)相同均为(3 Acqps) * tc(ADCCLK)。当Acqps2时间隔为200ns。应用优势与代价同步采样消除了两个通道间因采样时间差引入的相位误差对于计算功率、矢量角度等至关重要。代价是B通道结果的延迟稍长且对结果寄存器的读取顺序有要求。3.3 ADC上电与功耗管理图6-32和表6-50描述了ADC的上电时序这是ADC正常工作的前提。上电顺序必须先使能内部带隙基准设置ADCBGRFDN[1:0]11b等待其稳定时间td(BGR)典型5ms。然后再使能ADC核心电源设置ADCPWDN1等待td(PWD)典型20-50μs。之后才能启动转换。简化操作手册提到也可以同时设置这三个位然后等待td(BGR)5ms后再进行首次转换。这是更稳妥和常用的做法在系统初始化早期就完成ADC上电序列并等待足够时间例如10ms确保基准电压完全稳定从而保证初始转换精度。功耗模式表6-51模式A全操作模式功耗最大VDDA18约30mAVDDA3.3约2mA。在连续高速采样时使用。模式B仅时钟与基准使能功耗显著降低。适用于间歇性采样的应用关闭ADC核心电源PWDN但保持基准和时钟可以快速唤醒。模式C/D功耗极低。在长时间待机、无需ADC功能时使用。设计启示在电池供电或低功耗应用中应根据采样需求动态切换ADC功耗模式。例如在电机停转时切换到模式B或C需要采样时再提前唤醒到模式A。4. 多通道缓冲串行端口McBSP时序精要McBSP是一个高度可配置的同步串行接口支持SPI、I2S等多种协议。其时序复杂但理解几个关键点就能驾驭大部分应用。4.1 通用收发时序要点表6-54时序要求和表6-55切换特性定义了McBSP作为通用同步串口时的参数。时钟极性与相位所有时序都以CLKRP CLKXP FSRP FSXP 0默认为基准。如果配置了反转极性则信号的参考边沿也要相应反转。务必根据外设的数据手册来配置这些极性位。关键建立与保持时间接收Rxtsu(DRV-CKRL)数据在接收时钟下降沿前建立时间和th(CKRL-DRV)保持时间。在时钟由内部产生时CLKR int要求分别为18ns和0ns当时钟来自外部CLKR ext时要求更宽松2ns和6ns。这意味着如果你使用外部设备提供时钟McBSP为从机数据信号需要满足更严格的外部时钟时序。发送Txtd(CKXH-DXV)时钟上升沿后数据有效延迟。内部时钟时最大9ns外部时钟时最大28ns。这决定了McBSP作为主机时输出数据的速度。数据延迟XDATDLY/RDATDLY这是一个强大的功能用于调整数据帧与帧同步信号FSX/FSR之间的相对位置。图6-36和6-37展示了不同数据延迟设置下的波形。0b000位延迟表示数据在帧同步信号有效后立即开始0b011位延迟表示数据在帧同步有效后的第一个时钟沿开始0b102位延迟表示在第二个时钟沿开始。这常用于兼容不同协议标准例如某些音频I2S格式需要1位延迟。4.2 McBSP配置为SPI主从模式的特殊考量当McBSP配置为SPI模式时CLKSTP非0其时序由表6-56至表6-62以及图6-38至图6-40专门描述。SPI模式固定使用内部帧同步信号FSX/FSR作为片选且时序与时钟极性CLKXP和相位CLKSTP紧密相关。核心限制与计算 手册在多个地方强调在SPI从机模式下外部提供的SPI时钟CLKX周期必须是内部采样时钟CLKG周期的至少8倍。即tc(CLKX) 8 * tc(CLKG)。内部CLKG生成CLKG通常由LSPCLK分频得到。手册建议在SPI从模式下设置CLKSM1选择LSPCLK为源且CLKGDV12分频即CLKG LSPCLK / 2。最大SPI从机时钟频率已知LSPCLK最大为75MHz则CLKG 75MHz / 2 37.5MHztc(CLKG) ≈ 26.67ns。那么SPI从机允许的最小tc(CLKX) 8 * 26.67ns 213.36ns对应的最大SPI从机时钟频率约为 4.6875 MHz。这是一个硬性上限如果你试图让SPI从机工作在更高频率例如10MHz即使时序参数在计算上满足也可能因为违反这个8倍周期规则而导致数据错乱。主从模式下的时序差异以CLKSTP10b, CLKXP0SPI模式0时钟空闲低数据在上升沿采样为例主机模式MasterMcBSP产生时钟CLKX和片选FSX。其td(FXL-DXV)片选有效到数据有效最小为6ns。这意味着片选有效后数据很快就会出现在总线上。从机模式SlaveMcBSP接收外部时钟CLKX和片选FSX。其对tsu(DRV-CKXL)数据在时钟下降沿前建立时间的要求是8P - 10 nsP为CLKG半周期。在极限频率4.6875MHz下tc(CLKX)213.33ns,P106.67ns则要求建立时间至少为8*106.67 - 10 ≈ 843ns。这个要求非常宽松意味着作为从机McBSP给外部主机留下了充足的数据准备时间。反过来主机必须满足这个建立时间要求。SPI模式配置检查清单确定主从角色。根据外设确定时钟极性CPOL, CLKXP和相位CPHA, 由CLKSTP[1]决定。计算时钟速度若为从机确保外部SPI时钟 ≤ 4.6875 MHz在LSPCLK75MHz时。若为主机则需根据td(CKXH-DXV)等参数评估驱动能力。配置数据延迟XDATDLY/RDATDLY。对于SPI通常设置为01b1位延迟因为SPI数据通常在片选有效后的第一个时钟边沿开始传输。注意帧同步信号的长度和极性配置使其符合SPI片选信号的特性通常低有效在数据帧期间保持有效。5. 系统级设计考量与常见问题排查理解了单个模块的时序后更需要从系统角度思考如何让它们协同工作并预判可能的问题。5.1 时序裕量计算与系统稳定性评估芯片手册给的是最坏情况工艺、电压、温度下的值。我们的设计必须留出足够的时序裕量Timing Margin。计算示例XINTF写操作数据保持时间。已知条件DSP参数th(XD)XWE(MIN) TW - 2 ns。我们配置XWRTRAIL2,XTIMCLK150MHz则TW 2 * 6.67ns 13.34ns。所以DSP保证的数据保持时间至少为13.34 - 2 11.34ns。外设要求假设连接的是异步SRAM其数据保持时间要求tH 3 ns。裕量分析DSP提供的(11.34ns) SRAM需要的(3ns)。裕量为11.34 - 3 8.34ns。这个裕量是充足的。需额外考虑PCB走线延迟、信号完整性过冲、振铃导致的时序恶化。通常需要预留20%-30%的裕量。8.34ns的裕量在百兆赫兹级别的系统中是相对宽裕的。ADC采集时间裕量如前所述根据输入阻抗模型计算所需充电时间并与配置的tSH对比。务必留出足够余量特别是环境温度变化时Ron等参数可能漂移。5.2 常见硬件与软件问题排查实录问题XINTF写入数据偶尔错误读取正常。排查思路这极可能是写时序中保持时间th(XD)XWE不足。首先检查XWRTRAIL寄存器配置是否过小。用示波器同时测量XWE和XD信号观察XWE变高后数据是否还稳定保持了足够长时间参考计算值。如果保持时间过短增加XWRTRAIL的值。更深层原因如果配置已足够大但问题依旧检查PCB上数据总线的走线是否过长、是否有过大的容性负载这会导致信号边沿变缓有效数据窗口缩窄。可能需要在软件上适当降低XINTF的时钟分频增大周期。问题ADC采样值噪声大、跳动严重。排查步骤第一步检查模拟输入信号本身是否稳定。用示波器观察ADC输入引脚看是否有毛刺或噪声。第二步检查Acqps采集窗口配置。这是最常见的原因。根据输入阻抗重新计算所需的最小tSH并增大Acqps值。可以先尝试设置为最大值15观察效果。第三步检查ADC供电和参考电压。测量VDDA3.3V模拟电源和ADCREFP/ADCREFM或外部参考的纹波。模拟电源的噪声会直接耦合进采样结果。确保电源干净并使用了足够且靠近芯片的退耦电容如10uF钽电容0.1uF陶瓷电容。第四步是否执行了ADC校准确认在初始化中调用了InitAdcCal()函数。第五步检查ADCLO引脚是否良好接地。浮空的ADCLO会引入巨大误差。问题McBSP作为SPI从机无法正确接收数据。排查清单时钟频率首要怀疑对象。测量主机提供的SPI时钟频率是否超过了4.6875MHz在LSPCLK75MHz前提下。如果超了必须降低主机时钟频率或提高DSP的LSPCLK但受上限限制。极性相位确认DSP的CLKXP和CLKSTP配置与SPI主机完全一致。用示波器对照CLKX、FSX和DX信号与主机数据手册的时序图比对。数据延迟尝试调整XDATDLY。对于标准SPI01b1位延迟通常是正确的。中断或DMA如果使用中断或DMA接收检查是否及时服务或正确配置了缓冲区。在接收第一个字节后设置断点查看数据寄存器DRR的值。问题使用XHOLD功能时系统死锁。排查点检查外部主设备在释放XHOLD变高后是否在其驱动变为高阻态之前DSP的td(HH-BV)时间已到并开始驱动总线。这会导致总线冲突。确保外部主设备在释放总线控制权时其输出使能能快速关闭。软件检查确认在使能HOLD模式后关键的中断服务程序或实时控制循环中没有访问XINTF地址空间的代码否则CPU会被挂起导致系统看似死锁。5.3 PCB布局与电源设计建议模拟与数字分离这是ADC性能的基石。将VDDA模拟3.3V、VSSA模拟地与数字电源VDD、VSS在物理上和电气上隔离。使用磁珠或0Ω电阻进行单点连接。ADC的模拟输入走线应远离数字信号线特别是高频的时钟和数据线。参考电压去耦ADCREFP和ADCREFM引脚或外部参考输入ADCREFIN对噪声极其敏感。必须使用高质量、低ESR的陶瓷电容如1uF和0.1uF并联尽可能靠近芯片引脚放置并连接到干净的模拟地。XINTF高速信号地址、数据总线属于高速并行信号应保持等长针对同一组以减少 skew并做好阻抗控制。如果连接线较长需考虑端接电阻series termination来抑制反射。时钟信号XCLKOUT、ADC时钟等时钟信号线应短而直避免靠近模拟信号或敏感输入。最好用地线包围进行屏蔽。电源去耦每个电源引脚VDD, VDDA, VDD1A18, VDD2A18等都必须有就近的退耦电容。典型配置是0.1uF陶瓷电容并在电源入口处布置更大容值的电容如10uF。