目录反相器环振环振中的相位噪声ring vco初始设计降低振荡频率更大的节点电容更大的级数更长的晶体管长度分频从相位噪声角度考虑参考振荡器相位噪声更大的节点电容更大的级数更长的晶体管长度分频总结反相器环振环振中的相位噪声开环相位噪声与闭环相位噪声之间的关系。开环时它只被每一级损坏一次闭环时噪声会沿着环路循环无限的积累jitter。假设其设计振荡周期为T0 1/f0。T0等于六个门延迟。开环TDL三个门延迟即T0/2。 TDL对应于2π(TDL/T0)180°。振荡所需的另外180°相移是由链中的奇数反转提供的。在输出端添加一个相位φ1振荡频率会变吗答案振荡频率会变电路需要调整频率以保证从A到B的相移是180°。新的振荡频率如下式上式中TDL没有变但是振荡频率变了。即如果以秒为单位TDL恒定如果以角频率为单位相对于新的振荡频率TDL是变化的由于TDL T0/2 1/(2f0)。新的振荡频率见下图振荡频率偏离原始值的量等于f0φ1/π实例一个反相器的延迟线假设放大器没有相移相移等效到TDL求相移与频率的关系图。相移表达式为相移与输入频率的曲线如下图如果插入φ1的正相移则环路的振荡频率必须降低使TDL对应于小于180◦。开环相位噪声φn,DL转化为闭环频率噪声f0φn,DL/π Hz。振荡器多余的输出相位为下式(对频率噪声积分得到相位噪声)其中2π将单位从赫兹转换为弧度每秒。总噪声上式表明f0处运行的环形振荡器的相位噪声等于其开环电路的相位噪声乘以“整形函数”[f0/(πf)] 2ring vco初始设计设计目标工作频率为2 GHz在40纳米技术中Lmin 40 nm, Wmin 120 nm。考虑一个W/L 120 nm/40 nm的三级环常温下VDD 1 VTT工艺角。仿真振荡频率约为45 GHz即门延迟约为3.7 ps。每次PMOS打开时反相器从VDD提取电流来为其负载电容充电。环内每条上升沿的IDD都达到峰值因此以3f0的频率振荡。实际中需要考虑(1)互连电容(2)后续电路的输入电容例如缓冲器。(3)最坏情况例如VDD 0.95 V温度为75◦以及(SS)角中操作。所以考虑下述电路每个节点增加0.2 fF的预估互连电容输出用buffer缓冲。模拟最坏情况下的电路。振荡频率下降到21 GHz上图中由于弱PMOS无法将每个节点的电压提升到VDD。为了解决这个问题将宽度加倍振荡频率现在是22.6 GHz频率略有增加因为更强的PMOS上拉超过补偿更大的电容。这个设计称为参考设计下一节都是针对这个设计的改进。关注环形振荡器的功耗和电源灵敏度。Ctot表示从每个节点到交流地的总电容(包括互连电容)。根据仿真环的平均电流为60µa消耗60µa × 0.95 V 57µW。(即Ctot≈0.93 fF)计算电源灵敏度KVDD将VDD改变少量(10 mV)测量f0 (502 MHz)的变化得到KVDD 50.2 GHz/V。如此高的灵敏度将电源噪声转换为大量的相位噪声。降低振荡频率上面的VCO工作在22.6 GHz远高于目标2 GHz。为了达到期望的频率有四个选择:1. 为每个节点增加电容。2. 增加阶段的数量。3. 增加晶体管的长度。4. 将输出频率除以10或11倍。下面详细分析这四种方法的优劣更大的节点电容为了将f0降低到2GHz所需的额外电容之前的的Ctot0.93 fF。如果反相器本身不改变则频率直接与Ctot成比例需要一个新的值(22.6 GHz/2 GHz) × 0.93 fF 10.5 fF。因此为每个内部节点添加10.5 fF−0.93 fF≈9.6 fF。输出振荡频率为1.93 GHz接近目标。起落时间(以及由此产生的门延迟)按比例增加。功耗P3f0CtotVdd^2由于Ctot和f0沿相反方向变化并且变化幅度大致相同所以功耗与参考设计相等。1.93 GHz设计的电源灵敏度约为4.3 GHz/V。为了与参考设计进行公平的比较将KVDD归一化为f0注意KVDD/f0没有变化。更大的级数将环中的级数从3增加到31左右振荡频率为2.3 GHz波形的边缘更加锐利这是因为31级反相器仍然看到一个统一的扇出并保留了原来的上升和下降时间。P Nf0CtotVdd^2Ctot表示一级所看到的总负载电容。f0 (2NTD)−1其中TD为栅极延迟。功率与参考设计大致相等。电源灵敏度为4.9 GHz/V。归一化灵敏度KV DD/f0与参考设计基本相同。更长的晶体管长度当反相器中的晶体管长度增加时会出现三个效应:(1)反相器变弱(2)其输入电容增加(3)晶体管的闪烁噪声降低。在6 × 40 nm 240 nm的长度下振荡频率为2.5 GHz。输出波形注意长时间的上升和下降。分频分压器消耗额外的功率而归一化电源灵敏度KV DD/f0不变。因此这种方法没有任何优势。综上所述减小振荡频率的四种方法不会改变电源的灵敏度。使用更长的晶体管降低了功耗。需要从相位噪声角度考虑。从相位噪声角度考虑使用75°C的SS模型VDD 0.95 V。相位噪声直接与功耗交换实例设计了一个频率为f0的振荡器。解释它的相位噪声如何能降低3db。一种方法是将两个运行于f0的名义上相同的振荡器的输出电压相加。对于振荡器1有V1(t) V0 cos(ω0t φn1)对于振荡器2,V2(t) V0 cos(ω0t φn2)φn1和φn2是不相关的因为两个振荡器中的噪声源彼此独立。第二项的振幅必须归一化为第一项的振幅产生(φn1 φn2)/2的相位噪声。由于两个振子设计相同Sφn1 Sφn2整体相位噪声频谱减半功耗加倍。上述设计被证明是不切实际的因为振荡器不可避免地表现出一些频率不匹配。利用相位噪声-功率权衡的更好方法涉及“线性缩放”。其思路是将所有晶体管宽度、偏置电流和电容按2倍放大并将所有电感和电阻按2倍缩小。电压波动保持不变因为使电流和它们流过的阻抗的乘积保持不变。振荡频率也是如此因为LC和RC积没有改变。现在我们还观察到所有噪声电流谱都翻了一倍(为什么?)在乘以阻抗的幅度平方后最终导致相位噪声减少一半。我们经常优化振荡器进行线性缩放以便在不重复整个设计工作的情况下实现更低的相位噪声(以功耗为代价)。参考振荡器相位噪声22.6 ghz参考设计。图为模拟的相位噪声横轴表示与载波的频率偏移。相位噪声从100 kHz偏置到1 MHz以及从1 MHz到10 MHz下降约30 dB这是闪烁噪声上转换的特征。转角频率约为90MHz。参考振荡器遭受非常高的相位噪声例如- 47 dBc/Hz在1 mhz偏移。为了进行有意义的比较这个值必须归一化为功耗和振荡频率的平方根据振荡频率、相位噪声和功耗定义振荡器的优值(FOM)。通常报告10 log FOM更大的节点电容与参考设计相噪几乎相同。更大的级数闪烁噪声得到了很大的改善FOM更好。对于给定的振荡频率增加级数比增加内部节点的电容更可取。更长的晶体管长度确定哪一种策略能获得更高的性能是有指导意义的:增加级数还是增加晶体管长度。考虑到两种设计之间的功率差为10 log(57 μ W/13 μ W) 6.4 dB再加上0.7 dB的频率差如果两种策略同样好预计第三种设计的相位噪声将高出7.1 dB是100 mhz偏移的情况。另一方面在1 mhz偏置时第三种设计的相位噪声(- 74 dBc/Hz)仅比第二种设计高4 dB表明FOM优势为3dB。换句话说通常首选增加沟道长度。分频忽略分频器的相位噪声和功耗。如果振荡器的输出频率除以M结果可以表示为也就是说相位也要除以M因为相位和频率只是通过一个(线性)微分算子联系起来的。因此我们得出结论输出相位噪声降低了M倍(以dB为单位降低了20 log M)就像在第一个2 ghz振荡器设计中一样。因此分频不能改善环形振荡器的FOM。总结总之如果希望将环的振荡频率降低到理想值最好的解决方案是增加晶体管的沟道长度;次佳解决方案是增加阶段数量。长沟道晶体管的拓扑结构在1/ f2和1/ f3结构中都表现出最高的FOM。参考拉扎维Design of CMOS Phase-Locked Loops