1. 项目概述与核心价值在高速数字系统、无线通信基站和精密测量设备的设计中时钟信号的质量往往是决定整个系统性能上限的关键。一个干净、稳定、低抖动的时钟就像交响乐团的指挥确保每一个数据采样、每一次信号处理都能在精确的时刻发生。然而现实中的参考时钟常常携带来自传输路径、电源噪声或相邻电路的相位噪声和抖动直接使用会严重劣化系统指标比如误码率BER或信噪比SNR。过去工程师们常常面临一个两难选择要么使用一个昂贵的高性能压控晶体振荡器VCXO模块来直接产生低抖动时钟但这会显著增加成本和板级空间要么使用分立元件搭建复杂的锁相环PLL滤波和分配电路这又带来了设计复杂性、噪声和一致性的挑战。德州仪器TI的LMK04100系列时钟抖动清除器正是为了解决这个痛点而生的。它采用了一种被称为“PLLatinum™”的级联PLL架构巧妙地将一个窄带PLL用于“清洁”参考时钟和一个宽带PLL用于频率合成与倍频集成在单颗芯片内。这种设计允许你使用一个成本相对较低、频率精度高的外部VCXO配合芯片内部的VCO最终生成多个超低抖动的输出时钟而无需采购天价的高频、低抖动VCXO模块。我接触这个系列芯片是在几年前的一个多载波基站项目中当时我们需要为多个射频收发器和数字处理器提供不同频率、但必须严格同步且相位噪声极低的时钟。LMK04100以其高度的集成度、灵活的配置和出色的性能成为了我们的首选。它不仅解决了时钟源的问题其内置的冗余参考输入、信号丢失检测和全局同步功能还为系统可靠性提供了额外保障。接下来我将结合数据手册和实际调试经验为你深入拆解这颗芯片的架构、配置要点和实战避坑指南。2. 级联PLLatinum™架构深度解析LMK04100系列的核心创新在于其级联的PLL架构。理解这个架构是正确使用该芯片的基础。它并非简单的两个PLL串联而是各有分工、协同工作的精密系统。2.1 PLL1参考时钟清洁与跟踪环第一级PLLPLL1的主要任务不是倍频而是“清洁”和“跟踪”。它的输入是来自系统背板或时钟卡的外部参考时钟如10MHz、19.44MHz或25MHz通过CLKin0或CLKin1引脚输入。这个参考时钟可能经过长距离传输带有明显的抖动尤其是高频抖动。PLL1通过一个外部环路滤波器驱动一个VCXO将VCXO的输出频率锁定到参考时钟上。关键设计考量窄环路带宽PLL1的环路带宽通常设置得非常窄典型值在10Hz到200Hz之间。这个带宽就像一个“滤波器”的截止频率。低于此频率的相位噪声主要是参考时钟的低频漂移和VCXO本身的近端噪声会被PLL1跟踪并纠正从而保证输出频率的长期精度和稳定性。而高于此带宽的相位噪声参考时钟带入的高频抖动则会被PLL1的环路滤波器极大地衰减。外部VCXO的作用VCXO在这里扮演了两个角色。首先它是一个低相位噪声的振荡源其固有的近端如1kHz以内相位噪声通常优于普通晶振或IC内部的VCO。其次它受PLL1的控制使其输出频率精确跟踪参考时钟。你可以把它想象成一个“高品质的受控音叉”PLL1确保这个音叉的音调绝对准确同时音叉本身材质优良声音纯净。电荷泵CPout1与环路滤波器PLL1的电荷泵输出CPout1需要连接一个由电阻、电容构成的外部环路滤波器。这个滤波器的设计直接决定了PLL1的环路带宽、稳定性和相位裕度。TI通常会提供基于其PLLatinum架构的仿真工具如PLLatinum Sim用于辅助计算滤波器元件值。2.2 PLL2频率合成与抖动清除主环经过PLL1“清洁”后的VCXO输出信号作为第二级PLLPLL2的参考输入通过OSCin引脚。PLL2是完成主要频率合成任务的环节。关键设计考量宽环路带宽PLL2的环路带宽可以设置得较宽通常在50kHz到200kHz甚至更高。这样做的目的是为了充分利用芯片内部集成VCO的优良远端如1MHz偏移以上相位噪声性能。内部VCO在较高频偏处的相位噪声通常比VCXO好得多。内部VCO与集成滤波器极点LMK04100系列内部集成了高性能的VCO根据型号不同覆盖从1185MHz到2160MHz的频率范围。更重要的是它集成了可编程的第三和第四阶环路滤波器极点。这意味着你只需要在CPout2引脚外部连接少数几个元件通常是一个RC网络配合内部可编程的电阻和电容就能构成一个高阶环路滤波器有效抑制VCO噪声和鉴相器杂散而无需完全依赖庞大复杂的外部滤波器网络。协同工作效果最终整个系统的输出时钟相位噪声曲线在低频偏移处如10Hz-10kHz由外部VCXO的噪声主导得益于PLL1的跟踪在中高频偏移处则由内部VCO的噪声主导得益于PLL2的宽带宽抑制了VCXO的高频噪声。两者结合实现了从近端到远端全频段优化的超低抖动性能。这种架构在数据手册中给出的典型指标是在122.88MHz输出、12kHz-20MHz积分带宽下RMS抖动可低至150飞秒fs量级这对于许多高速接口和射频应用来说已经足够优秀。2.3 冗余参考输入与时钟分配网络除了核心的PLLLMK04100的周边功能也非常实用。双参考输入与自动切换CLKin0和CLKin1支持自动或手动切换。在基站等需要高可靠性的场景可以接入主备两个参考时钟。当主用时钟丢失LOS时芯片能自动切换到备用时钟并通过CLKinX_LOS引脚输出状态指示极大提升了系统的可用性。灵活的时钟分配内部VCO或分频后的信号进入一个灵活的分配网络提供至少5个独立的输出通道CLKout0-4。每个通道都有独立的分频器分频比2-510步进为2或旁路为1并且可以独立配置为LVDS、LVPECL、2VPECL或LVCMOS格式。例如你可以用一颗芯片同时产生一个625MHz的LVDS时钟给高速SerDes一个122.88MHz的LVCMOS时钟给FPGA一个155.52MHz的LVPECL时钟给光模块实现了时钟树的的高度集成。3. 关键外围电路设计与配置要点理解了架构下一步就是如何将它实现到电路板上。这部分是数据手册不会详细告诉你的实战经验。3.1 电源与去耦设计时钟芯片对电源噪声极其敏感糟糕的电源设计会直接毁掉优异的相位噪声指标。多路电源引脚LMK04100有高达14个VCC引脚VCC1-VCC14和多个GND。这并非设计冗余而是为了将模拟VCO电源、数字电源、各个输出缓冲器电源以及PLL电荷泵电源进行隔离防止噪声耦合。去耦策略我的经验是每个VCC引脚都必须就近放置一个高质量的陶瓷去耦电容通常采用一个0.1µF100nF的X7R或X5R材质电容。对于为VCO和PLL模拟部分供电的引脚如VCC2 VCC8-VCC10建议额外并联一个1µF或2.2µF的电容以提供低频噪声的退耦。所有去耦电容的接地端必须通过最短、最宽的路径连接到芯片下方的接地焊盘DAP。接地焊盘DAP的处理芯片底部的裸露焊盘DAP必须可靠地连接到PCB的接地平面。这不仅是为了散热更是为了提供低阻抗的射频接地回路。建议在DAP对应的PCB区域打满过孔阵列连接到内部接地层。焊接时确保焊膏充分形成良好的电气和热连接。3.2 参考时钟与VCXO接口这是保证PLL1正常工作的前提。输入耦合方式CLKin0/1和OSCin输入都支持AC或DC耦合。对于LVDS或LVPECL电平的参考时钟我强烈推荐使用AC耦合。在差分线对上串联一个100nF电容可以隔离发送端和接收端的直流偏置避免因共模电压不匹配导致的问题。单端LVCMOS输入时如果直流电平匹配则可以使用DC耦合。VCXO选型与连接VCXO的选择至关重要。首先其频率范围需覆盖你的应用需求并且其调谐电压范围如0.5V-4.5V要与LMK04100的电荷泵输出电压范围约0.5V到VCC-0.5V匹配。其次关注其相位噪声指标尤其是在1kHz和10kHz偏移处的噪声这直接影响系统最终的低频相位噪声。连接时VCXO的输出直接连接到OSCin引脚AC耦合其控制电压端Tune连接到PLL1的环路滤波器输出。3.3 环路滤波器设计实战这是PLL设计中最具艺术性的部分。虽然TI提供了计算工具但理解原理能帮你避开很多坑。PLL1环路滤波器连接CPout1由于带宽很窄~100Hz滤波器的时间常数很大意味着需要较大的电容。通常采用二阶或三阶无源滤波器。电阻值决定了环路带宽电容值决定了稳定性和杂散抑制。一个常见的陷阱是为了追求更低的带内相位噪声而将带宽设得过窄如10Hz但这会延长锁定时间并且对VCXO的初始频率误差牵引范围要求更苛刻。在基站应用中通常需要在锁定时间和噪声性能间折衷100Hz左右是个常见起点。PLL2环路滤波器连接CPout2得益于内部集成的滤波器极点外部电路可以简化。通常只需要一个串联的RC网络从CPout2到地再可能加一个到地的小电容构成二阶滤波器。内部可编程的电阻PLL2_R3PLL2_R4和电容PLL2_C3PLL2_C4用于设置第三和第四极点。重要提示在计算PLL2环路参数时必须使用芯片内部VCO的增益Kvco。数据手册给出了一个范围如LMK041x1是8-11 MHz/V但这个值会随温度和频率点变化。最稳妥的方法是在目标中心频率附近实际测量或者保守地取中间值进行计算。环路带宽设置过高如500kHz可能导致不稳定设置过低则无法有效抑制VCO噪声。3.4 输出端接与布局不同的输出格式需要不同的端接方案布局不当会引起反射和信号完整性下降。LVDS输出需要在接收端差分对之间并联一个100Ω的端接电阻尽可能靠近接收器放置。走线需保持差分对等长、等距阻抗控制在100Ω。LVPECL输出标准的端接方式是在每条单端线上放置一个50Ω电阻到VCC-2V的偏置电压源。为了简化常用一种“戴维南等效”端接在差分线上各接一个130Ω电阻到VCC再各接一个82Ω电阻到地这样能在终端产生约VCC-2V的共模电压并提供匹配。切记LVPECL输出不能直接直流耦合到LVDS输入因为共模电压不匹配。2VPECL输出这是TI的专有模式能产生2Vpp的差分摆幅非常适合驱动某些高速ADC/DAC。其端接方式与LVPECL类似但内部驱动结构不同需按照数据手册推荐电路连接。LVCMOS输出用于驱动容性负载。如果传输线较长需要在源端或终端考虑串联电阻如22Ω-33Ω来阻尼振铃。走线阻抗控制不如差分信号严格但仍需注意减少串扰。布局黄金法则将环路滤波器元件电阻、电容尽可能靠近对应的CPout引脚放置。所有去耦电容尽可能靠近电源引脚。时钟输出走线应远离敏感的模拟电路和电源线。如果可能为时钟电路提供一个独立的、干净的电源层和接地层。4. 寄存器配置与软件编程指南LMK04100通过一个简单的3线MICROWIRE类似SPI接口进行配置。上电后芯片会以一个默认频率工作例如CLKout2输出50MHz但你必须通过编程寄存器来设定所需的工作模式。4.1 配置流程与关键寄存器编程的基本流程是先配置PLL2因为它的VCO频率是基础再配置输出分频器和格式最后配置PLL1。以下是一个生成122.88MHz LVDS时钟的配置示例框架假设使用25MHz参考输入外部VCXO为122.88MHz目标VCO频率为1474.56MHzLMK04101系列。确定VCO频率和分频比我们需要输出122.88MHz。如果让VCO直接分频得到VCO频率需要是122.88MHz的整数倍。为了获得较好的相位噪声通常让VCO运行在较高频率接近其范围中心。例如选择VCO分频器为12则VCO频率 122.88MHz * 12 1474.56MHz。这落在LMK04101的VCO范围1430-1570 MHz内。配置PLL2的N分频器PLL2的参考输入是VCXO输出的122.88MHz。PLL2的相位检测频率f_PD2最高可达100MHz。为了降低N值有利于相位噪声我们启用OSCin路径的2倍频器EN_PLL2_REF2X1将参考频率提升至245.76MHz。此时f_PD2 245.76MHz / R2。为了得到较高的f_PD2设R21。那么N2 VCO频率 /f_PD2 1474.56 / 245.76 ≈ 6。但N2必须是整数我们需要微调。实际上更常见的做法是让f_PD2等于输出频率的公约数。我们可以选择f_PD2 122.88MHz关闭2倍频R21。则N2 1474.56 / 122.88 12。这是一个整洁的值。对应寄存器设置PLL2_N_15_8PLL2_N_7_0设置为120x000C。PLL2_R_15_8PLL2_R_7_0设置为1。EN_PLL2_REF2X0。配置输出通道分频器我们要从VCO频率1474.56MHz得到122.88MHz分频比 1474.56 / 122.88 12。因此需要使用的那个输出通道的CLKoutX_DIV寄存器需要设置为12。注意分频器值设置的是实际分频比范围2-510偶数。对应寄存器设置例如若使用CLKout0则设置CLKout0_DIV_15_8CLKout0_DIV_7_0为12。配置输出格式将CLKout0_TYPE寄存器设置为LVDS模式。配置PLL1PLL1锁定外部25MHz参考到VCXO的122.88MHz。假设我们使用默认的相位检测频率f_PD140MHz通过R1分频器设置。但25MHz无法直接得到40MHz。我们需要选择一个合适的f_PD1。通常选择一个能整除参考频率和VCXO频率的值。25MHz和122.88MHz的最大公约数不高。一个可行方案是设置R1分频器使f_PD1 25MHz / R1。同时VCXO频率122.88MHz经过N1分频后也应等于f_PD1。即 122.88 / N1 25 / R1。我们需要找到一对整数N1和R1。122.88和25乘以一个公因子122.88 * 25 3072。令 R1 25 则f_PD1 1MHz。那么 N1 122.88 / 1 122.88不是整数。这不行。我们需要使用小数分频不LMK04100的PLL1是整数分频。这就是一个关键点VCXO的频率必须精心选择使其与参考频率满足整数分频关系。因此我们应选择VCXO频率为122.88MHz 25MHz * 4.9152这不是整数倍。在实际中我们通常选择像122.88MHz这样的标准频率而参考时钟则使用另一个能产生此频率的VCXO例如来自一个上一级PLL。或者更常见的做法是PLL1的参考时钟和VCXO频率是相同的例如都是10MHz或25MHzPLL1仅起到清洁和跟踪作用不进行频率变换。VCXO的频率由PLL2的参考输入OSCin决定而这个VCXO是由一个恒温晶振OCXO或另一个锁相环产生的。在许多应用中PLL1的参考和VCXO同频R1和N1都为1f_PD1就是输入频率PLL1仅仅是一个“抖动衰减器”。假设我们采用同频方案参考时钟VCXO122.88MHz。则设置 R1 1 N1 1f_PD1 122.88MHz需确认此值小于最大40MHz不数据手册显示f_PD1最大为40MHz因此122.88MHz超标。这揭示了另一个关键PLL1的相位检测频率有上限40MHz。因此我们必须对122.88MHz进行分频。例如设置 R1 4 则f_PD1 122.88/4 30.72MHz。同时设置 N1 4 这样f_PD1 122.88/4 30.72MHz。两者相等PLL1可以锁定。对应寄存器设置PLL1_N_15_8PLL1_N_7_0设置为4。PLL1_R_15_8PLL1_R_7_0设置为4。4.2 同步SYNC功能的使用SYNC*引脚用于对齐所有输出时钟的相位。这是一个非常实用的功能特别是在需要多个时钟边沿对齐的系统中如多通道ADC同步采样。操作在配置完所有寄存器并等待PLL锁定通过LD引脚或状态寄存器查询后将SYNC引脚拉低。此时所有有效输出将被强制为静态低电平。保持低电平至少超过最慢输出时钟的一个周期以确保所有分频器状态被复位然后将SYNC拉高。所有输出将在下一个VCO或分频后的上升沿同时开始输出从而实现相位对齐。注意在SYNC低电平期间PLL仍然在运行并保持锁定。SYNC操作不会打断PLL的锁定状态。4.3 通过LD引脚和状态寄存器监控锁定LD引脚是一个开漏输出需要上拉电阻。当PLL1和PLL2都锁定时LD引脚输出高电平。你也可以通过读取状态寄存器如PLL1_LD和PLL2_LD位来在软件中查询锁定状态。在系统启动时建议在配置后等待一段时间例如几十毫秒然后检查锁定状态确认正常后再启用时钟输出或进行SYNC操作。5. 常见问题排查与调试心得即使按照手册设计在实际调试中也可能遇到各种问题。以下是我总结的一些典型故障和排查思路。5.1 问题排查速查表现象可能原因排查步骤与解决方法无时钟输出1. 电源异常或未上电。2. 配置错误输出被禁用PWRDOWN位或CLKoutX_PD。3. SYNC*引脚被意外拉低。4. GOE全局输出使能引脚被拉低。1. 测量所有VCC引脚对地电压是否为3.3V±5%。检查去耦电容是否短路。2. 使用编程器读取寄存器确认PWRDOWNR0的Bit 7为0且对应输出通道的CLKoutX_PD位为0。3. 测量SYNC*引脚电压确保其为高电平或悬空内部有上拉。4. 测量GOE引脚电压确保其为高电平使能输出。输出频率不正确1. 寄存器配置值N, R, 分频器计算或写入错误。2. 参考时钟频率或VCXO频率不准。3. PLL未锁定VCO工作在自由振荡频率附近。1. 仔细核对频率计算过程使用TI的时钟设计工具如Clock Design Tool验证配置字。重新编程并验证寄存器值。2. 用频谱仪或频率计测量CLKin和OSCin引脚的输入频率是否准确。3. 检查LD引脚或锁定状态位。观察CPout1和CPout2的电压锁定后应在VCC/2附近稳定。若电压在电源轨之间摆动说明未锁定检查环路滤波器或参考信号。相位噪声或抖动性能差1. 电源噪声过大。2. 环路带宽设置不当太宽或太窄。3. 参考时钟本身噪声大。4. VCXO性能不佳或调谐电压噪声大。5. 布局不佳噪声耦合到敏感节点。1. 用示波器带宽限制到20MHz观察VCC引脚上的纹波应小于10mVpp。加强去耦检查电源层完整性。2. 使用PLL仿真工具重新计算环路滤波器参数确保相位裕度在45-60度之间。对于PLL2尝试收窄环路带宽以抑制VCO噪声或加宽以抑制参考噪声。3. 测量参考时钟的相位噪声考虑在输入前增加一个时钟缓冲器或滤波器。4. 测量VCXO调谐引脚上的噪声确保环路滤波器能有效滤波。选择低噪声的VCXO。5. 检查CPout1/2走线是否过长是否靠近数字或开关电源线。确保DAP接地良好。PLL无法锁定1. 参考时钟信号幅度不足或格式不匹配。2. 电荷泵电流设置过大或过小。3. 环路滤波器元件值错误导致不稳定或捕捉范围太小。4. VCO频率超出该型号的范围。1. 用示波器检查CLKin和OSCin信号幅度是否符合数据手册要求例如LVDS差分摆幅需250mV。确认输入格式单端/差分与寄存器设置CLKinX_TYPE一致。2. 检查PLLx_CP_GAIN寄存器设置。初始调试可从中间值开始如PLL1用100uA PLL2用1.6mA。3. 核对环路滤波器BOM值与计算值是否一致。检查电容有无贴错如将nF贴成pF。尝试临时增大环路带宽减小滤波电容或增大电荷泵电流看是否能锁定以判断是否是捕捉范围问题。4. 确认你计算的VCO频率f_out * CLKout_DIV是否在你所选型号的VCO频率范围内见数据手册Table 1。多个输出通道间有固定相位偏移这是正常现象。不同输出通道的内部路径延迟有微小差异。如果需要绝对相位对齐必须使用SYNC*功能。在每次上电或参考切换后执行一次SYNC操作可以复位所有分频器确保各通道从同一时刻开始。注意SYNC操作后的初始相位关系是确定的但不同芯片或不同温度下可能有微小差异。5.2 调试工具与技巧必备工具高质量示波器用于观察时钟波形、幅度、测量频率并初步判断信号完整性。频谱分析仪/相位噪声分析仪这是评估时钟性能的终极工具。可以测量相位噪声曲线、积分抖动直观看到噪声来源如电源纹波引起的杂散。逻辑分析仪或带SPI解码的示波器用于抓取和验证通过MICROWIRE接口写入的配置数据确保编程无误。TI的TICS Pro软件和编程器官方配置软件提供图形化界面进行频率规划、环路滤波器计算和寄存器配置生成极大提高效率。上电顺序与初始化虽然LMK04100对电源上电顺序没有严格要求但良好的习惯是先上模拟电源VCC2 VCC8-VCC10等再上数字电源VCC4最后上输出缓冲器电源。在软件初始化时建议遵循“先配置后上电”的原则即先通过SPI配置好所有寄存器然后再将PWRDOWN位清零或释放硬件PD引脚如果连接了。最后再操作SYNC*进行同步。温漂与保持锁定数据手册中提到了“允许连续锁定的温度漂移”ΔTCL参数典型值为125°C。这意味着如果你在25°C室温下配置并锁定了芯片当环境温度在-40°C到150°C范围内变化时只要变化幅度不超过125°C芯片可能保持锁定。但如果温度变化超过此范围或者从极端温度启动VCO的Kvco变化可能导致失锁。最稳妥的做法是在系统初始化和每次温度发生剧烈变化后例如设备从冷启动进入稳定状态都重新触发一次PLL2的校准可以通过重新写入R0寄存器实现即使值不变。在一些高可靠性设计中可以监控LD引脚一旦发现失锁自动重新初始化PLL配置。6. 选型指南与不同型号对比LMK04100系列包含多个型号主要区别在于集成的VCO频率范围和输出通道的格式组合。选对型号是项目成功的第一步。型号内部VCO频率范围 (MHz)典型输出格式组合 (CLKout0,1,2,3,4)核心特点与适用场景LMK041001185 - 12962VPECL/LVPECL, LVCMOSx2, LVCMOSx2, 2VPECL/LVPECL, 2VPECL/LVPECL基础型号VCO频率较低适合输出~1.2GHz及以下的常用频率如122.88MHz, 125MHz, 153.6MHz分频。输出组合灵活包含两对LVCMOS。LMK041011430 - 1570同上VCO频率覆盖1.5GHz中心适合需要~1.5GHz高频时钟或由其分频得到的中高频时钟如156.25MHz, 187.5MHz, 250MHz。LMK041021600 - 1750同上VCO频率覆盖1.6-1.75GHz适合更高速率的应用如生成625MHz、750MHz等时钟。LMK041101185 - 1296全部5个通道均为2VPECL/LVPECL纯差分输出型号。当你的系统所有负载都需要LVPECL电平时选择此型号可以最大化利用输出通道无需格式转换。LMK041111430 - 1570全部5个通道均为2VPECL/LVPECL同上但VCO频率更高。LMK041311430 - 1570LVDS, 2VPECL/LVPECL, LVCMOSx2, 2VPECL/LVPECL, LVDS混合输出首尾通道为LVDS中间包含LVPECL和LVCMOS。非常适合需要驱动高速串行器LVDS和普通逻辑LVCMOS的混合信号系统。LMK041331840 - 2160LVDS, 2VPECL/LVPECL, LVCMOSx2, 2VPECL/LVPECL, LVDS该系列中VCO频率最高的型号支持生成超过1GHz的基频时钟。适合超高速数据转换或光通信如1.25GHz应用。输出格式同LMK04131。选型决策树确定输出频率列出所有需要的输出频率。确定VCO频率选择一个合适的VCO频率使其能被所有输出频率整除分频比为偶数。VCO频率应尽可能靠近所选型号范围的中心以获得最佳的相位噪声和调谐线性度。选择VCO范围根据计算出的VCO频率从上表中选择对应的型号如~1.5GHz选LMK04101或LMK04131。确定输出格式根据每个输出通道所驱动的负载接口类型LVDS, LVPECL, LVCMOS选择输出格式匹配的型号。注意LVCMOS输出是单端的而LVDS/LVPECL是差分的一个“LVCMOS x2”意味着该通道可以配置为两个独立的单端LVCMOS输出。考虑冗余与监控如果你的应用需要双参考时钟输入冗余和丢失检测LMK04100系列全系都支持此功能。7. 进阶应用与外部VCXO的协同设计虽然LMK04100降低了对外部VCXO性能的依赖但VCXO的选择和环路设计依然深刻影响最终性能。这里分享一些进阶心得。VCXO关键参数解读牵引范围Pullability单位通常是ppm/V。它决定了VCXO频率能被调谐的范围。例如一个±50ppm的VCXO在0.5V-4.5V调谐电压下频率变化范围为±50ppm。PLL1的环路必须能将VCXO频率“拉”到与参考时钟同步因此参考时钟频率与VCXO中心频率的初始偏差必须在VCXO的牵引范围内。调谐灵敏度Kvco_VCXO单位是Hz/V或ppm/V。这是VCXO的增益。它与LMK04100内部PLL1的电荷泵电流共同决定了PLL1的开环增益。在计算PLL1环路滤波器时需要使用这个值。相位噪声重点关注10Hz, 100Hz, 1kHz, 10kHz偏移处的噪声。在PLL1的环路带宽内系统输出相位噪声主要由VCXO的噪声决定。输出格式与谐波确保VCXO的输出格式通常是LVDS或LVPECL与LMK04100的OSCin输入兼容。同时注意VCXO输出的谐波抑制过强的谐波可能会干扰PLL2。PLL1环路滤波器设计实例假设我们使用一个VCXO中心频率为122.88MHz牵引范围±50ppm调谐灵敏度Kvco 30 Hz/V换算122.88e6 * 50e-6 / (4.5-0.5)V ≈ 1536 Hz/V这里30Hz/V是个例子实际值需查VCXO手册。LMK04100的PLL1电荷泵电流设为Icp1 100µA。PLL1的N1分频器设为1同频锁定。计算开环增益KphiIcp1/ (2π) ≈ 1.59e-5 A/rad。Kvco 30 * 2π rad/s/V ≈ 188.5 rad/s/V。 总增益KKphi*Kvco/ N1 ≈ 3e-3 rad/s。选择环路带宽和相位裕度目标带宽ω_c 2π * 100 Hz 628 rad/s目标相位裕度PM 50°。使用标准二阶无源滤波器拓扑滤波器传递函数为Z(s) (1 s*R2*C1) / [s*(C1C2)(1 s*R2*(C1*C2/(C1C2)))]。利用公式或工具计算元件值根据ω_cPM和K可以计算出R2C1C2。例如可能得到R210kΩC110nFC2100nF。务必使用低漏电流、高稳定性的电容如C0G/NP0陶瓷电容电阻使用薄膜电阻。仿真验证将计算出的值代入PLL仿真工具如TI的PLLatinum Sim检查环路带宽、相位裕度和稳定性是否满足要求。布局隔离将VCXO及其相关的环路滤波器元件放置在一个相对独立的区域并用接地屏蔽罩或接地过孔墙与数字电路、开关电源隔离可以有效防止噪声注入到敏感的调谐线上。