1. 项目概述与核心价值在嵌入式开发尤其是涉及串口、红外这类低速但要求实时响应的通信场景里如何平衡CPU负载和数据传输的实时性一直是个让人头疼的问题。想象一下你正在调试一个通过UART接收传感器数据的设备每收到一个字节就产生一次中断CPU频繁地被打断去处理这一个个字节不仅效率低下在高波特率下甚至可能导致数据丢失。FIFOFirst In First Out先进先出缓冲区配合灵活的中断与DMA机制就是解决这个问题的“利器”。它本质上是一个硬件队列能暂存多个数据让CPU或DMA可以“攒一波”再处理极大地解放了处理器。我手头这份来自TI某款芯片的技术手册片段虽然零散但信息密度极高它详细描述了其UART/IrDA/CIR模块中FIFO与中断系统的协同工作机制。这不仅仅是寄存器描述的罗列更是一套完整的数据流管理哲学。对于从事嵌入式驱动开发、通信协议栈优化甚至是设计智能家居红外遥控CIR或旧式手机红外传输IrDA功能的工程师来说吃透这套机制意味着你能精准控制数据吞吐的节奏避免溢出Overrun和欠载Underrun构建出既高效又稳定的通信链路。接下来我将结合多年调试类似模块的经验为你拆解这份手册把那些零散的寄存器位、时序图背后的设计逻辑和实操要点讲清楚。2. FIFO管理机制深度解析2.1 FIFO的基础架构与访问方式该模块的FIFO设计相当经典收发各有一个独立的64字节硬件FIFO。发送数据时我们写入THRTransmit Holding Register数据实际上进入了发送FIFO接收数据时我们从RHRReceive Holding Register读取数据来自接收FIFO。这种抽象简化了软件接口让编程模型与无FIFO的传统UART保持兼容。核心的控制权在于FCRFIFO Control Register和SCRSupplementary Control Register。FCR[0]FIFO_EN是总开关置1启用FIFO功能置0则退化到单字节缓冲模式。这一点非常重要在初始化序列中必须先配置好其他参数如触发阈值最后再打开FIFO使能位否则可能因为阈值寄存器处于默认值而导致非预期的中断风暴。手册中特别强调了一个细节当接收溢出Overrun发生时RHR寄存器中的数据不会被新数据覆盖。这是一个安全设计。溢出意味着FIFO已满但RX逻辑仍在试图写入。此时新数据会被丢弃但FIFO内已存的数据保持不变等待主机读取。这避免了旧数据被破坏给了软件一个“抢救”部分有效数据的机会当然发生溢出通常意味着你的处理速度跟不上接收速度需要优化。2.2 触发阈值Trigger Level的精妙设计FIFO管理的精髓在于“触发阈值”的设定这直接决定了中断或DMA请求产生的时机。相关寄存器主要是TLRTrigger Level Register和FCR的某些位域。TLR[7:4]用于设置接收FIFO的触发阈值单位字节数。TLR[3:0]用于设置发送FIFO的“空间”触发阈值单位FIFO中的剩余空位数。FCR[7:6] / FCR[5:4]提供了另一种快速设置收发阈值的方式通常是几个固定的档位如1/4、1/2、3/4满等。为什么发送FIFO的阈值用“空间”表示这是由发送场景决定的。发送中断的目的是通知CPU“FIFO有空位了可以继续填数据”。因此当发送FIFO中的空余字节数空间大于或等于设定的阈值时就会触发中断或DMA请求。例如设置发送阈值空间为8意味着当发送FIFO中空闲位置达到8个或更多时就会产生中断提示软件可以一次性写入最多8个字节。配置心得阈值的设置是一场性能与实时性的权衡。接收阈值设置较小如1-4字节中断响应及时但中断频率高CPU负担重。设置较大如16-32字节中断频率低批量处理效率高但数据在FIFO中停留时间变长实时性下降。对于类似Modbus RTU这种一帧数据可能十几字节的协议可以将接收阈值设置为略小于一帧长度这样一帧数据收得差不多时产生一次中断软件一次性读取并处理整帧非常高效。发送阈值通常设置为FIFO深度的一半或1/4。例如64字节的FIFO设置空间阈值为16。这样当FIFO有16个空位时触发中断软件可以一次性填入16字节然后UART硬件慢慢发送。这避免了频繁中断也保证了发送流不会长时间中断因为总有数据在排队。2.3 三种工作模式中断、轮询与DMA模块提供了三种与主机CPU交互的工作模式适应不同的应用场景和系统资源状况。2.3.1 FIFO中断模式FIFO Interrupt Mode这是最常用、最高效的模式。通过设置FCR[0]1启用FIFO并在IERInterrupt Enable Register中使能相应的中断如RHR中断、THR中断。接收中断当接收FIFO中的数据量达到或超过TLR设定的阈值时产生中断。中断信号会一直保持有效拉低直到软件从RHR读取了足够多的数据使得FIFO中的数据量低于阈值中断才会被清除。这个机制防止了在临界值附近的反复中断。发送中断当发送FIFO完全为空TFE THR Empty时中断立即产生。当中断服务程序向THR写入数据使得FIFO中的数据量超过即剩余空间低于发送阈值时中断被清除。手册中的时序图清晰地展示了这一点中断在FIFO空时产生在填充数据后、FIFO水平线穿过阈值线时消失。注意当同时启用硬件流控如RTS/CTS和中断时必须确保流控的FIFO阈值由TCR寄存器设置大于或等于接收FIFO的中断阈值。这是为了防止一种死锁场景接收FIFO达到中断阈值CPU开始读取但此时流控可能因为FIFO水位更高而激活如拉高CTS阻止对方发送而你的CPU因为正在处理中断可能来不及及时降低FIFO水位导致通信停滞。2.3.2 FIFO轮询模式FIFO Polled Mode当系统中断资源紧张或对实时性要求不高时可以使用轮询模式。设置FCR[0]1启用FIFO但在IER中禁用所有中断。此时软件需要定期查询LSRLine Status Register的状态位来判断FIFO状态。查询LSR[0]DR Data Ready为1表示接收FIFO中有数据可读。查询LSR[5]THRE THR Empty为1表示发送FIFO空可以写入新数据。查询LSR[1]OE Overrun Error和LSR[2]PE Parity Error等来检查错误。轮询模式的缺点是CPU占用率高需要软件设计合理的查询频率否则可能错过数据或造成发送间隙。2.3.3 FIFO DMA模式FMA DMA Mode这是大数据量传输的终极解决方案能最大程度解放CPU。模块支持多种DMA模式Mode 0/1/2/3通过组合配置SCR[0]和FCR[3]或SCR[2:1]来选择。DMA模式0实际上DMA信号不激活可以理解为“伪DMA”或预留模式。DMA模式1/2/3真正的DMA传输模式。其核心逻辑与中断模式类似但触发的是DMA请求信号而非CPU中断。接收DMA当接收FIFO数据量达到阈值DMA请求有效。DMA控制器响应请求从FIFO读取特定数量字节通常等于阈值到内存。当这批数据被搬走后FIFO水位下降DMA请求撤销。发送DMA当发送FIFO为空时DMA请求立即有效。DMA控制器响应请求从内存搬运一批数据数量等于发送空间阈值到FIFO。填充后请求撤销。手册特别警告如果DMA写入的字节数少于阈值DMA请求会一直保持有效这可能导致DMA控制器误以为还有数据要传设计DMA传输描述符时必须保证传输计数匹配。一个关键陷阱手册图24-22和24-23的示例强调UART模块内设置的DMA触发阈值如56个空间、8个空间必须与系统级DMA控制器的请求大小Burst Size配置相匹配。例如UART设置发送空间阈值为8那么DMA控制器的一次传输事务Transaction就应该配置为传输8个字节。如果不匹配可能会导致DMA传输过早结束或FIFO溢出/欠载。这是软硬件协同设计时最容易忽略的一点。3. 中断系统详解与模式差异3.1 中断概览与优先级机制该模块的中断系统是高度可配置的并且在UART、IrDA、CIR三种模式下中断源和含义有显著不同这是由各自通信协议的特性决定的。所有中断的使能都由IER控制而当前挂起的中断类型和优先级则由IIRInterrupt Identification Register指示。IIR[0]为0表示有中断待处理IIR[5:1]则指明了具体的中断类型。在UART模式下中断有明确的优先级1-6级1最高。这种优先级决定了当多个中断条件同时发生时CPU首先响应哪一个。例如接收线路状态错误OE, PE, FE, BI的优先级最高1级因为它通常意味着通信链路出现了严重问题需要立即处理。而调制解调器状态变化中断CTS, DSR等的优先级最低6级。3.2 UART模式中断详解UART模式下的中断最为复杂和标准。我们结合手册中的表24-4来逐一解读接收线路状态中断最高优先级由LSR[7]RX_FIFO_STS触发。注意这个中断反映的是FIFO中“已有”字符的错误状态而不是实时错误。这意味着即使是一个之前收到的、带奇偶校验错的字符只要它还留在FIFO里被读取就可能触发此中断。清除方式因错误类型而异对于FE、PE、BI错误读取RHR寄存器即可清除对于OE错误则需要读取LSR寄存器。接收超时中断RTO这是一个非常实用的中断。当接收FIFO非空但在连续4个字符传输时间加上至少1个字符时间内没有新数据到来也没有被读取就会触发此中断。它的作用是提醒软件“可能有一帧不完整的数据在FIFO里等着处理”。例如在接收不定长数据帧时发送方发送间隙超过超时时间此中断就会产生提示软件可以读取FIFO中已收到的部分数据进行解析而不必死等一个可能永远不会来的帧结束符。RHR中断数据就绪这是最常用的接收数据中断。在FIFO禁用时每收到一个字节就触发。在FIFO启用时则遵循我们前面讨论的阈值规则。THR中断发送保持寄存器空这是最常用的发送数据中断。逻辑同样遵循FIFO的阈值规则。调制解调器状态中断响应CTS、RTS、DSR等调制解调器控制线的状态变化。通常用于流量控制或设备检测。XOFF/特殊字符中断与硬件流控相关当接收到XOFF流控字符或预先定义的特殊字符时触发。3.3 IrDA与CIR模式中断的特殊性IrDA和CIR模式的中断更侧重于“帧”的概念而非单个字符。IrDA模式中断没有优先级任何中断产生都会拉低中断线。它增加了几个特有的中断最后字节中断IIR[2]当一帧数据的最后一个字节被存入接收FIFO时触发。这对于帧边界判断至关重要。状态FIFO中断IIR[4]IrDA有一个独立的8条目状态FIFO用于记录每帧接收数据的长度和错误状态CRC错、帧中止等。当状态FIFO达到其设定阈值时触发此中断通知主机去读取状态信息从而在DMA模式下高效地定位帧数据和筛选错误帧。发送状态中断IIR[5]指示一帧数据发送完成并附带是否发生欠载错误的信息。接收EOF中断IIR[7]检测到帧结束标志。CIR模式作为红外遥控协议它简化了IrDA的中断集主要关注接收停止中断RXSTOPIT。这个中断由EBLREnd of Burst Length Register寄存器配置用于检测红外载波脉冲Burst之间的长空闲时间以此来判断一个遥控按键码的结束这对于解析NEC、RC-5等常见CIR协议至关重要。实操要点在编写驱动时必须根据当前工作的模式UART/IrDA/CIR来编写不同的中断服务程序ISR。在ISR中首先要读取IIR寄存器根据其值跳转到对应的处理分支。处理完后必须按照手册“Interrupt Reset Method”一列的要求执行正确的清除操作如读RHR、读LSR、读IIR本身等否则中断可能无法被清除导致持续触发。4. 高级功能与错误处理4.1 帧结束与传输控制在IrDA等面向帧的协议中如何告诉硬件“一帧数据发完了”是个问题。模块提供了两种方法帧长度法MDR1[7]0软件预先将本帧数据的总字节数写入TXFLL和TXFLH寄存器。硬件发送完指定数量的字节后自动附加帧结束标志。这种方法简单但需要预先知道帧长。置EOT位法MDR1[7]1软件在向TX FIFO写入一帧的最后一个字节之前先将ACREG[0]EOT位置1。硬件会为FIFO中这个被标记的字节打上“标签”当发送到它时自动附加帧结束标志。这种方法更灵活适合动态生成的数据帧。存储与控制传输SCT是另一个实用功能通过MDR1[5]1启用。在普通模式下数据一写入TX FIFO就开始发送。而在SCT模式下软件可以先向TX FIFO写入数据存储等积累了一定数据量或准备好一整帧后再通过写ACREG[2]Deferred TX Start来启动发送。这可以有效避免在发送短帧时因为软件填充FIFO的速度跟不上串口发送速度而导致的“发送欠载TX Underrun”。4.2 发送欠载与接收溢出处理这是通信中两个关键的异常情况手册给出了明确的恢复流程。发送欠载TX Underrun发生在发送一帧数据的过程中TX FIFO和移位寄存器都空了但帧还没发完。此时硬件会用一个错误的CRC强行结束本帧导致接收方CRC校验失败而丢弃该帧。同时模块内部会设置一个标志禁止后续的任何发送。恢复步骤复位TX FIFO通过FCR寄存器。读取RESUME寄存器。这一步至关重要目的是清除那个内部禁止发送的标志。 只有执行完这两步才能开始下一次发送。接收溢出RX Overrun发生在接收FIFO已满但RX逻辑仍试图写入新数据时。新数据被丢弃当前帧的剩余部分也会被丢弃并产生接收溢出中断IIR[3]。同样一个内部标志会被设置禁止后续的接收。恢复步骤复位RX FIFO通过FCR寄存器。读取RESUME寄存器以清除内部禁止接收的标志。经验之谈在中断服务程序中检测到这些错误时了按照上述步骤恢复硬件一定要在软件层面进行错误计数和日志记录。溢出和欠载往往是系统设计缺陷的征兆比如中断响应太慢、DMA配置不当、或波特率过高超出了CPU/DMA的处理能力。忽略它们会导致通信随机失败且难以调试。4.3 睡眠与空闲模式为了节能模块支持睡眠模式。在UART模式下通过设置IER[4]需EFR[4]1进入睡眠。进入条件苛刻RX线空闲、TX FIFO和移位寄存器空、RX FIFO空、且除THR中断外无其他中断挂起。睡眠时模块内部时钟停止功耗大降。任何RX线上的变化、向TX FIFO写数据、或Modem引脚状态变化都会唤醒它。一个重要警告绝对不能在睡眠模式下修改DLL和DLH波特率除数寄存器。修改前务必先禁用睡眠模式IER[4]0。否则会导致不可预测的行为通信必然混乱。在IrDA/CIR模式下睡眠模式通过MDR1[3]控制逻辑类似。5. 波特率生成与配置实战5.1 波特率计算原理模块的波特率发生器基于一个48 MHz的系统时钟。其核心公式是除数 系统时钟频率 / (波特率倍数 × 目标波特率)其中波特率倍数因工作模式而异UART 16x模式倍数为16标准模式UART 13x模式倍数为13用于支持更高波特率如921.6kSIR低速IrDA倍数为16MIR中速IrDA倍数为41或42交替使用以减少平均误差FIR高速IrDA使用固定的6分频不依赖DLL/DLH。计算出的“除数”是一个14位的值需要拆分成高、低字节分别写入DLH和DLL寄存器。配置铁律在修改波特率除数DLH/DLL或时钟相关控制参数之前必须先将MDR1[2:0]MODESELECT设置为7h禁用模式。手册用“CAUTION”强烈警告不遵守此规则会导致模块行为不可预测。一个安全的初始化顺序是1) 禁用模块MDR17h2) 配置DLH/DLL、LCR数据格式等3) 配置FCR、IER等4) 最后使能所需模式UART/IrDA/CIR。5.2 分频系数与红外调制对于CIR消费红外模式其核心是产生特定频率和占空比的载波脉冲来调制数据。这由CFPSCarrier Frequency Prescale寄存器控制。手册给出了一个例子要产生36 kHz的载波CFPS应设置为111十进制实际输出频率为36.04 kHz误差很小。复位后CFPS默认值为105对应38.1 kHz。脉冲的占空比则由MDR2[5:4]CIRPULSEMODE选择支持1/4、1/3、5/12、1/2等几种。占空比影响发射管的功耗和信号强度需要根据接收端的要求和发射管特性来选择。一个常见的经验是在满足接收灵敏度的前提下选择较小的占空比如1/3有助于降低平均功耗和发热。5.3 自动波特率检测模块支持自动波特率检测Autobauding通过设置MDR1[2:0]2h启用。在此模式下模块会监听RX线上输入的“AT”或“at”命令字符并自动检测其波特率、数据位和校验位配置将结果更新到UASR寄存器中。它的工作原理是测量起始位从1到0的下降沿的持续时间。硬件用115.2k * 16 Hz的时钟去采样这个起始位的长度然后与内部预置的表格进行比较从而匹配到标准的波特率从1.2k到115.2k。一旦检测成功就会产生一个中断通知软件。使用限制它主要适用于需要与PC或调制解调器进行初始握手协商的场景。它不支持7位数据位空格校验的组合。并且在自动波特率模式下软件配置的DLL/DLL和LCR寄存器是不起作用的一切以硬件检测到的为准。6. 寄存器映射与访问技巧手册最后的表24-9是开发的“寻宝图”它揭示了同一个物理地址如何通过LCR[7]和LCR[7:0]的值映射到不同的功能寄存器。这是一种通过地址复用扩展寄存器数量的常见技术。关键访问规则IER[7:4]在UART模式下是扩展功能位如睡眠模式使能只有在EFR[4]1时才能写入。在IrDA/CIR模式下EFR[4]无影响。MCR[7:5]和FCR[5:4]这些增强功能位也只有在EFR[4]1时才能写入。TCR和TLR这两个流控和触发阈值相关的寄存器访问条件更苛刻需要EFR[4]1且MCR[6]1。驱动编写建议在初始化函数中应该先通过写LCR0xBF进入“增强功能寄存器访问模式”然后设置EFR[4]1来解锁上述高级寄存器的写权限。完成所有配置后再将LCR恢复为正常的数据格式设置值如0x03代表8N1。将这一过程封装成uart_enable_enhanced_features()这样的函数能大大提高代码的可读性和可靠性。7. 常见问题排查与调试心得在实际项目中调试UART/IrDA/CIR的FIFO和中断以下是我踩过坑后总结出的检查清单数据收不到或时断时续检查FIFO是否真的启用确认FCR[0]已置1。有时初始化顺序不对FIFO可能被意外禁用。检查中断/DMA是否配置正确确认IER中相应中断已使能或DMA通道已正确链接并启动。检查触发阈值是否合理接收阈值设得太大可能导致第一笔数据迟迟不触发中断。可以尝试将接收阈值设为1进行最简测试。检查Overrun/Underrun标志在LSR或IIR中检查这些错误位。如果频繁出现说明你的处理速度跟不上数据速率需要优化ISR/DMA或降低波特率或增大FIFO阈值以减少中断/DMA频率。发送数据丢失最后几个字节检查发送完成判断在中断模式下不要仅凭THR中断就认为所有数据已发出。中断只表示FIFO有空位数据可能还在移位寄存器中发送。最可靠的方法是查询LSR[6]TEMT Transmitter Empty位当TEMT和THRE同时为1时才表示所有数据包括移位寄存器中的已完全发出。对于IrDA帧发送手册特别指出在TX FIFO空后最后一个数据字节、CRC字段和停止标志可能还在发送中。因此需要等待“TX状态中断”IrDA模式或查询特定的状态位来确认帧真正发送完毕。DMA传输不工作或数据错乱确认DMA模式选择检查SCR[0]和FCR[3]或SCR[2:1]的配置确保进入了正确的DMA模式1/2/3。严格匹配阈值与DMA Burst Size这是最易出错的地方。用逻辑分析仪或调试器查看DMA请求信号DREQ和UART的FIFO水平。如果DMA请求一直拉高但无数据传输或传输一次后就停止几乎可以肯定是UART的触发阈值与DMA控制器的传输计数不匹配。检查内存地址与对齐确保DMA配置的源/目标内存地址是正确的并且符合DMA控制器可能存在的对齐要求。中断服务程序ISR卡死或重复进入没有正确清除中断这是最常见的原因。务必根据IIR读出的中断类型严格按照手册的“Interrupt Reset Method”操作。例如对于RHR中断必须读取RHR寄存器直到中断条件消失FIFO水位低于阈值。中断处理过慢如果ISR执行时间太长可能导致新的中断到来时旧中断还未处理完。优化ISR只做最必要的操作如搬运数据将复杂处理如协议解析放到主循环中。功耗高于预期检查睡眠模式如果应用有低功耗需求确认在空闲时是否成功进入了睡眠模式。检查进入条件是否满足所有FIFO空、无挂起中断等。检查时钟门控在系统层面确认在UART不使用时是否通过SYSC和WER寄存器配合关闭了其时钟域。调试这类复杂外设示波器、逻辑分析仪和芯片的寄存器查看窗口是你的三件法宝。通过示波器看TX/RX引脚波形确认物理层通信正常通过逻辑分析仪抓取中断线、DMA请求线的时序与分析软件日志结合可以清晰地看到数据流、中断触发和DMA搬运的整个过程而实时查看并验证关键寄存器的值是排除配置错误的最直接手段。把手册中的理论时序图和自己抓到的实际波形对比很多问题都会一目了然。