原创LowHuangLowHuangMakerSpace简介LowHuangMakerSpace专注于嵌入式开发并且开创了个人博客网站www.lowhuangspacemaker.cn引言在高速PCB设计中T型拓扑结构是处理多负载信号如DDR内存时常用的布线方式它能有效保证信号完整性和时序一致性。然而如何在Cadence Allegro中高效创建T型拓扑并设置精确的等长规则是许多Layout工程师面临的挑战。本文旨在为PCB设计工程师、硬件工程师以及Allegro初学者提供一套完整的实战指南。我们将从基础概念出发逐步演示两种创建T型拓扑的方法并详细讲解如何在Constraint Manager和SigXplorer中设置等长规则。无论您是正在处理DDR布线还是希望提升高速设计技能本文都将为您提供实用的操作步骤和最佳实践。通过阅读本文您将掌握T型拓扑在高速设计中的重要性Allegro中创建T型拓扑的两种方法对比Constraint Manager中网络分组与规则设置技巧SigXplorer工具的高级应用等长规则的实际配置与验证流程让我们开始探索Allegro在复杂拓扑设计中的强大功能。上一期中LowHuang介绍了PADS中做T形拓扑结构时如何运用软件自身的规则去设计。在高端的设计中T形拓结构是非常常用的也是非常难搞的。而各家软件都有考虑这一块儿貌似AD在这方面比较弱反正LowHuang是没用过主要是因为买不起能跑AD的电脑......作为Layout攻城狮你懂的.....总的来说对于这一块儿的功能Mentor EE听说也不错只可惜没机会使用.就LowHuang使用心德来讲 Allegro 的功能比PADS要强大效率要高一些下面就来介绍Allegro中的方法。首先打开上一期一样的PCB文档。注意 Allegro 打开PADS的文档需要转换才能打开PADS导出ASC文件——》CADENCE中用 PADS Translator 工具转换。a).打开PCB Editor,打开后选择组件注意CADENCE各个版本组件有所差异尽量选功能最全的那个组件LowHuang用的是17.4Allegro中创建T型拓扑结构有两种方法在这里分别作介绍方法一a).网络分组我们在走DDR这种线时我们都要进行网络分组然后去设置组内规则1Setup-Constraint Manager打开设计规则管理器2找到DDR的地址线在这里为了用两种方法分别介绍我将A0-A7分为一组A8-A15分为一组。SHIFT单击选中A0-A7后 右键-》选择Create-》Net Group输入NetGroup的名字随便取。点OK。以同样的方法将A7-A15建一个NetGroup建好后关闭Constraint Manager回到PCB中b).添加T点1在菜单栏点Logic-》Net Schedule点CPU端地址管脚A0,此时鼠标光标上会形成一个交叉点然后右键-》insertT选择合适的位置单击放下T点 -》点击U2的A0管脚-》点击T点-》点击U3的A0管脚-》右键 Finish.这里A0这条网络的T点已创建。2回到Constraint Manager中查看A0这条网络这里可以看到A0有个User Defined表示用户定义了一个拓扑规则选择DDR_A0这条网络右键-》选择Create-ElectricalCSet 用户定义的这个拓扑创建成一个电气规则规则名随便取 完成后点OK.而后在下面目录下可以看到我们创建的那个规则3.规则设置选中上图中DDR0_A0-A7这个规则右键-》选择SigXplorer 打开SigXplorer 这个组件。图中就是我们之前A0建的拓扑结构图在这个工具选择Set-Constraints设置中下Rel prop Delay:这个菜单页面是设置相对等长规则Rule Name:规则名称 直点右边的New会自动生成From:选择信号源端.这里我们选择第一段线T点到U2,源端选左边的T.1.TO:选择第一段线的末端T点到U2末端选左边的U2.N3.Scope:如果是整条网络的起点到终点如(U1-U3)则选Global.如果是整条网络中间的一段如T-U3则选LOCAL.Delta Type:偏移类型不偏移选NONEDelta:不填Tol Type:误差类型选长度或延时。Tolerance:设置等长误差值。在这个页面我们建了三条等长规则分别是:T点到U2等长误差15MIL.T点到U3等长误差15MIL.U1-U3等长 误差30MIL.设置好后选OK.然后点选File-Update Constraint Manager 更新规则到Constraint Manager4.应用等长规则回到下面这个页面点选下面位置将DDR0_A0-A7这个规则应用到这个网络群组点选下面目录查看等长规则可以看到DDR0_A0-A7的T点到U2和T点到U3这组网络等长误差值是15MILDDR0_A0-A7的U1到U3这组网络等长误差值是30MIL,至此这组等长规则都设好了。关闭Update Constraint Manager 回到PCB页面可以看下T点都自动加上了。方法二完全利用SigXplorer 来设置规和拓扑回到网络分组这个页面这次选择DDR0_A8-A15这一组线来讲解选择DDR0_A8-A15 右键-》选择SigXplorer 打开 当前的拓扑结构是这样的我们需要通用鼠标单击和拖动来编辑它改成如下中间自动生成一个T点然后用同样方法一同样的方法去设置等长规则这里不太讲。设置完成后点选File-Update Constraint Manager 更新规则到Constraint Manager回到Constraint Manager中查看等长规则可以看到都设置完成了设置完成了我们就可以拉线了对于等长规则群组的线拉通了之后软件自动以组内最长的线为参考并在右下角显示当前的状态。这里不作介绍