8.4.3 BIST Implementation就像前面的图8.19里面讲的，BIST logic被划分为两个部分：controller：控制整个BIST flowsequencer：生成address, data, and timing sequences for the EDRAM对于ASIC来说，logic BIST和memory BIST可以共用同一个controller，而且在memory BIST mode下片上的处理器可以作为sequencer。但是对于嵌入在各种芯片上的DRAM core相当于是IP，一个完备的BIST电路需要和DRAM core整合在一起，可以看一下下面这个例子。controller包括一个FSM（也就是图8.19标识的BIST controller），在SCAN test mode成功完成之后，进入memory BIST mode，FSM实际控制着scan test和BIST flow去测试剩下的BIST电路和EDRAM，这个FSM的状态示意图如下：图中的每一行都代表BCS控制下的一次状态转换，步骤如下解释：初始状态可以通过两种方式实现：将BRS∗/SCAN拉低或者给一个同步序列synchronizing sequence，也就是给BCS四个连续的0如果给BCS = 1，那么就可以进入Test_Mode_In状态，可以选择想要的test mode