目录1、前言创作背景工程概述免责声明2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目我这里已有的 GT 高速接口解决方案3、工程详细设计方案工程设计原理框图测试数据生成RS编码数据拆分FIFO组Reed-Solomon Encoder 编码器RS编码数据重组FIFOGT Transceivers Wizard 高速收发器接收数据对齐模块RS解码数据拆分FIFO组Reed-Solomon Decoder 编码器RS解码数据重组FIFO数据比对逻辑工程源码架构工程仿真4、vivado工程源码1详解--Artix7--35T版本5、vivado工程源码2详解--Artix7--100T版本6、vivado工程源码3详解--Kintex7--325T版本7、vivado工程源码4详解--Zynq7100版本8、vivado工程源码5详解--Virtex7--690T版本9、vivado工程源码6详解--KU060版本10、vivado工程源码7详解--KU5P版本11、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项12、上板调试验证准备工作GT高速收发器Reed-Solomon编解码数据回环效果演示13、工程代码的获取FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构提供7套工程源码和技术支持1、前言创作背景Reed-Solomon编解码Reed-SolomonRS编解码是线性分组循环纠错码由 Reed、Solomon 大佬在 1960 年提出属于非二进制 BCH 码简单来说就是RS编解码具有纠错恢复功能举个栗子日常中的二维码即使二维码的图案被涂鸦或缺失了一部分用手机扫描二维码依然可以得到对应的小程序或支付页面等等这就是二维码中嵌入了RS编解码的缘故即使二维码本身被破坏了一部分手机二维码扫描器利用RS编解码算法依然可以把缺失的那部分信息纠错并恢复出来。如果你以为RS编解码只是用在小小的二维码上那就太天真了。RS编解码配合FPGA的GT高速收发器在无线通信、激光通信、存储、航空航天等高端领域很有搞头。本设计基于FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。本设计采用Xilinx 系列FPGA的GT Transceivers Wizard IP核做高速收发器物理层采用aurora 8b10b编解码方式做加解扰功能嵌入Reed-Solomon EncoderReed-Solomon Decoder IP核实现数据纠错恢复功能提供完整的仿真和板级调试的工程源码。工程概述本设计使用Xilinx 系列FPGA为平台FPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GT Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GT Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性针对市场主流需求本博客设计并提供7套工程源码具体如下现对上述7套工程源码做如下解释方便读者理解工程源码1开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2FPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTP Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTP Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx 7系列FPGA形成GTP高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。工程源码2开发板FPGA型号为Xilinx–Artix7–xc7a100tfgg484-2FPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTP Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTP Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx 7系列FPGA形成GTP高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。工程源码3开发板FPGA型号为Xilinx–Kintex7–xc7k325tffg676-2FPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTX Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTX Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx 7系列FPGA形成GTX高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。工程源码4开发板FPGA型号为Xilinx–Zynq7100–xc7z100ffg900-2FPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTX Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTX Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx Zynq7000系列FPGA形成GTX高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。工程源码5开发板FPGA型号为Xilinx–Virtex7–690T–xc7vx690tffg1761-3FPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTH Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTH Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx 7系列FPGA形成GTH高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。工程源码6开发板FPGA型号为Xilinx–Kintex UltraScale–xcku060-ffva1156-2-iFPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTH Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTH Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx UltraScale系列FPGA形成GTH高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。工程源码7开发板FPGA型号为Xilinx–Kintex UltraScale±-xcku5p-ffvb676-1-iFPGA内部首先生成累加数作为测试数据为了验证RS编解码的纠错恢复功能生成的测试的累加数据中途会改变数值达到非连续的效果再RS解码后应该能纠错恢复成连续的累加数才对比如生成的数据是0、1、2、5、4、5、6、7、8经过RS编解码后应该能把第4个数据的5纠正并恢复成为3最终输出0、1、2、3、4、5、6、7、8生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Encoder IP核实现实现RS数据编码功能并输出原数据和校验数据再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入Xilinx官方的的GTY Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出然后用板载的SFP光口的光纤接收视频然后送入Xilinx官方的GTY Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据然后数据送入数据对齐模块实现错位数据对齐接收到的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入Xilinx官方的4路Reed-Solomon Decoder IP核实现实现RS数据解码功能实现纠错原数据并恢复正确数据再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据数据从数据重组FIFO中读出后送入用户接收数据比对模块实现帧头检测、数据逐个比对、帧尾检测等操作以检验数据收发的正确性。此工程适用于Xilinx UltraScale系列FPGA形成GTY高速收发器Reed-Solomon编解码的数据通信架构为您提供一个架构性的demo以便于您的二次开发二移植。本博客详细描述了FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域提供完整的、跑通的工程源码和技术支持工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后免责声明本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。2、相关方案推荐我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目其实一直有朋友反馈说我的博客文章太多了乱花渐欲迷人自己看得一头雾水不方便快速定位找到自己想要的项目所以本博文置顶列出我目前已有的所有项目并给出总目录每个项目的文章链接当然本博文实时更新。。。以下是博客地址点击直接前往我这里已有的 GT 高速接口解决方案我的主页有FPGA GT 高速接口专栏该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程其中 GTP基于A7系列FPGA开发板搭建GTX基于K7或者ZYNQ系列FPGA开发板搭建GTH基于KU或者V7系列FPGA开发板搭建GTY基于KU系列FPGA开发板搭建以下是专栏地址点击直接前往3、工程详细设计方案工程设计原理框图工程设计原理框图如下测试数据生成测试数据采用累加数形式生成以数据帧的形式产生由帧头数据帧尾的经典三段式构成如下帧头可参数化配置4字节但低8位必须为8’hbc帧头用于定义一帧数据的开始。数据单个数据4字节数据内容可任意我的设计中数据段为从零开始的累加数数据段长度可参数化配置数据段为传输的有效数据为了验证RS编解码的纠错功能,累加数中间会出现非连续的情况。帧尾可参数化配置4字节但低8位必须为8’hbc帧头用于定义一帧数据的结束。对齐K码数据帧中会嵌入一些无用的数据对齐K码主要做GT高速收发器对齐使用低8位必须是8’hbc。用户数据发送模块顶层接口如下为了验证RS编解码的纠错功能,累加数中间会出现非连续的情况如下RS编码数据拆分FIFO组生成的测试数据是32bit的而RS编码是8bit的所以先调用4个数据位宽为8bit的FIFO实现测试数据拆分功能然后数据再统一从测试数据拆分FIFO组中读出送后级处理。代码架构如下Reed-Solomon Encoder 编码器使用Xilinx官方的Reed-Solomon Encoder IP核实现RS编码功能输出原数据和校验数据。Reed-Solomon Encoder IP核配置如下Reed-Solomon Encoder IP核输入输出均为AXI4-Stream流接口需要鸽鸽你把自己的数据转为AXI4-Stream流。由于我们的用户数据是32bit所以需要调用4路Reed-Solomon Encoder IP核代码部分架构如下RS编码数据重组FIFO由于GT Transceivers Wizard IP核用户数据发送接口是32bit的所以经过RS编码后的数据需要再调用一个FIFO实现测试数据重组功能即由4路8bit的RS编码数据重组为1路32bit的数据代码部分架构如下GT Transceivers Wizard 高速收发器发送端测试数据经过RS编码后送入Xilinx官方的的GTH Transceivers Wizard IP核实现aurora 8b10b编码和数据串化将并行数据串化为高速串行差分信号线速率设置为5Gbps编码后的视频通过板载的SFP光口的光纤输出接收端接收数据经过RS解码后然后送入Xilinx官方的GTH Transceivers Wizard IP核实现视频aurora 8b10b解码和数据解串将差分高速串行信号解为32bit并行数据以Xilinx 7系列FPGA的GTX为例GT Transceivers Wizard配置如下代码部分架构如下接收数据对齐模块由于GT资源的aurora 8b/10b数据收发天然有着数据错位的情况所以需要对接受到的解码数据进行数据对齐处理数据对齐模块代码位置如下我定义的 K 码控制字符格式为XX_XX_XX_BC所以用一个rx_ctrl 指示数据是否为 K 码 的 COM 符号rx_ctrl 4’b0000 表示 4 字节的数据没有 COM 码rx_ctrl 4’b0001 表示 4 字节的数据中[ 7: 0] 为 COM 码rx_ctrl 4’b0010 表示 4 字节的数据中[15: 8] 为 COM 码rx_ctrl 4’b0100 表示 4 字节的数据中[23:16] 为 COM 码rx_ctrl 4’b1000 表示 4 字节的数据中[31:24] 为 COM 码基于此当接收到有K码时就对数据进行对齐处理也就是将数据打一拍和新进来的数据进行错位组合这是FPGA的基础操作这里不再赘述数据对齐模块顶层接口如下RS解码数据拆分FIFO组由于接收到的GTTransceivers Wizard的数据是32bit的而RS解码是8bit的所以先调用4个数据位宽为8bit的FIFO实现接收数据拆分功能然后数据再统一从接收数据拆分FIFO组中读出送入后级处理。代码架构如下Reed-Solomon Decoder 编码器使用Xilinx官方的Reed-Solomon Decoder IP核实现RS解码功能实现纠错原数据并恢复正确数据。Reed-Solomon Decoder IP核配置如下Reed-Solomon Decoder IP核输入输出均为AXI4-Stream流接口。由于我们的用户数据是32bit所以需要调用4路Reed-Solomon Decoder IP核代码部分架构如下RS解码数据重组FIFO由于我们生成的测试数据是32bit的所以经过RS解码后的数据需要再调用一个FIFO实现接收数据重组功能即由4路8bit的RS解码数据重组为1路32bit的数据代码部分架构如下数据比对逻辑在接收端我们会对接收数据的帧头、有效数据、帧尾进行比对并输出比对错误标志整个过程可由状态机来实现并预留了观测ILA模块接口如下工程源码架构提供7套工程源码以工程源码1为例综合后的工程源码架构如下工程编译后资源消耗低、功耗低、时序收敛符合工程项目应用要求如下工程仿真工程代码中已提供了仿真可在vivado中直接仿真操作如下仿真结果如下我们在测试数据中故意把连续的累加数08位置写成了错误的06如下经过RS编解码后可以看到成功纠错并恢复了数据08如下需要注意的是由于加入了GT Transceivers Wizard 高速收发器所以仿真时间较长。4、vivado工程源码1详解–Artix7–35T版本开发板FPGA型号Artix7–xc7a35tfgg484-2FPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTP Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下5、vivado工程源码2详解–Artix7–100T版本开发板FPGA型号Artix7–xc7a100tfgg484-2FPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTP Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下6、vivado工程源码3详解–Kintex7–325T版本开发板FPGA型号Kintex7–xc7k325tffg676-2FPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTX Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下7、vivado工程源码4详解–Zynq7100版本开发板FPGA型号Zynq7100–xc7z100ffg900-2FPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTX Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下8、vivado工程源码5详解–Virtex7–690T版本开发板FPGA型号Virtex7–690T–xc7vx690tffg1761-3FPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTH Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下9、vivado工程源码6详解–KU060版本开发板FPGA型号Kintex UltraScale–xcku060-ffva1156-2-iFPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTH Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下10、vivado工程源码7详解–KU5P版本开发板FPGA型号Kintex UltraScale xcku5p-ffvb676-1-iFPGA开发环境Vivado2019.1输入FPGA内部生成的发送数据帧输出FPGA内部做收发数据比对并输出比对结果高速收发器类型Xilinx-GTY Transceivers Wizard IP核线速率5Gbps高速收发器协议Aurora8B10B编解码协议回环光口类型SFP光口RS编码器Xilinx-Reed-Solomon Encoder IP核RS解码器Xilinx-Reed-Solomon Decoder IP核工程作用让读者掌握FPGA实现GT高速收发器Reed-Solomon编解码数据通信架构的设计能力以便能够移植和设计自己的项目工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容工程的资源消耗和功耗如下11、工程移植说明vivado版本不一致处理1如果你的vivado版本与本工程vivado版本一致则直接打开工程2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本3如果你的vivado版本高于本工程vivado版本解决如下打开工程后会发现IP都被锁住了如下此时需要升级IP操作如下FPGA型号不一致处理如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了其他注意事项1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置2根据你自己的原理图修改引脚约束在xdc文件中修改即可3纯FPGA移植到Zynq需要在工程中添加zynq软核12、上板调试验证准备工作需要准备的器材如下FPGA开发板没有开发板可以找本博提供SFP光模块和光纤我的开发板了连接如下GT高速收发器Reed-Solomon编解码数据回环效果演示GT高速收发器Reed-Solomon编解码数据回环效果演示如下13、工程代码的获取代码太大无法邮箱发送以某度网盘链接方式发送资料获取方式文章末尾的V名片。网盘资料如下此外有很多朋友给本博主提了很多意见和建议希望能丰富服务内容和选项因为不同朋友的需求不一样所以本博主还提供以下服务