目录1.18 锁存器1.18.1 什么是锁存器(Latch)？锁存器有什么作用？1.18.2 锁存器选型一般从哪些方面考虑？1.18.3 简述SR锁存器(与非门型SR锁存器和或非门型SR锁存器)1.18.4 简述JK锁存器(与门+或非门型JK锁存器和三输入与非门型JK锁存器)1.18.5 简述D锁存器(四与非门D锁存器和CMOS传输门式D锁存器)1.18.6 简述CMOS传输门和CMOS反相器的区别1.18.7 简述T锁存器1.18.8 简述施密特输入SR/D滞回锁存器1.18.9 简述差分锁存器(静态CML差分D锁存器和StrongARM动态差分再生锁存器)1.18.10 简述SR锁存器、JK锁存器、D锁存器、T锁存器的特点1.18.11 锁存器什么场景能用，什么场景绝对不能用？1.18.12 按键消抖为什么用SR锁存，不用D锁存？1.18.13 FPGA中为什么尽量避免锁存器(latch)？1.18.14 为什么组合逻辑if缺少else会生成锁存器？1.18.15 为什么D锁存器容易产生亚稳态？摘要：锁存器是电平触发的1位存储单元，通过正反馈维持双稳态。主要类型包括SR、JK、D、T锁存器，在异步控制、总线缓冲等场景有广泛应用。选型需考虑触发方式、速度、功耗等因素。SR锁存器适合按键消抖等异步场景，D锁存器易产生亚稳态，FPGA设计中应避免使用锁存器。组合逻辑代码不完整会导致综合生成隐式锁存器，影响时序性能。差分锁存器（CML和StrongARM）在高速、低功耗场景表现优异。锁存器与触发器相比存在透明窗口、空翻等问题，同步时序电路应优先选用触发器。更多内容可点击——硬件工程师成长之路——知识汇总(持续更新)硬件工程师成长之路——知识汇总(持续更新)硬件工程师成长之路——知识汇总(持续更新)1.18 锁存器1.18.1 什么是锁存器(Latch)？锁存器有什么作用？答：本质：靠正反馈维持两种稳态的1位存储单元，电平控制；核心用途：临时存数据、隔离信号、抗干扰、模拟采样判决、搭建寄存器与时序逻辑。①锁存器(Latch)的定义锁存器是电平触发的双稳态存储单元，依靠内部正反馈电路，只需要供电就能稳定保存1位二进制数据。1.关键特征：由控制电平控制通断，高/低电平期间处于“透明跟随”状态，电平翻转后锁定数据；区别于边沿触发的触发器(Flip-flop)。2.底层原理:内部两组逻辑器件交叉耦合形成正反馈，拥有两个稳定状态：稳态1：稳态2：只要不断电，状态会一直保持；只有控制电平有效时，才能改写存储值。②锁存器的核心作用1.暂存1bit二进制数据(最基础功能)临时寄存0/1信号，断开输入后数据不丢失。例：总线传输时临时锁住地址、数据，防止信号变化干扰后端电路。2.电平同步、信号隔离控制信号无效时切断输入通路，隔离前端波动、毛刺，输出保持稳定值；典型芯片：74HC573八路D锁存器，单片机地址总线专用锁存。3.消抖、抗噪声(施密特滞回锁存器)自带滞回双阈值，过滤按键机械抖动、模拟小毛刺，避免输出反复跳变；常用于工业开关、数字IO输入。4.异步状态标记(SR锁存器)用作中断标志、故障锁定、启停开关；触发后自动锁住报警状态，需要手动复位才能清除。5.高速差分信号缓存(CML差分锁存器):GHz高速SerDes、PLL时钟电路使用全差分锁存器，抑制共模噪声、降低电磁干扰，缓存高速差分数据流。6.ADC模拟判决存储(StrongARM动态锁存)预充电动态锁存器作为比较器，采样模拟差分电压并锁存判决结果，是SAR、流水线ADC核心单元。7.构成触发器、寄存器(集成电路基础积木)两个锁存器互补时钟级联，就能做成边沿触发器(寄存器)，所有FPGA、CPU内部寄存器底层都是锁存器组合。8.时序控制、分频计数(JK锁存器)具备保持、置0、置1、翻转四大功能，可搭建简易计数器、二分频电路。1.18.2 锁存器选型一般从哪些方面考虑？①触发与逻辑功能需求(首要选型依据)1.输入逻辑类型:仅需数据存储、总线缓冲：选D锁存器(74HC573/74HCS373)，无非法输入，最通用；需要置1、清零、翻转、计数：选JK锁存器；仅简单启停/中断标记：选SR锁存器，注意规避S=R同时有效非法态；模拟差分采样、ADC比较判决：选StrongARM动态差分锁存器；高速串行SerDes/PLL时钟缓存：选静态CML差分锁存器。2.有效电平:区分高电平透明D锁存、低电平使能锁存；SR锁存分高有效或非门、低有效与非门。3.附加功能:是否需要异步置位PRE/异步清零CLR(上电初始化)；是否需要施密特滞回输入(工业噪声、按键消抖场景)。②电平标准与电压域匹配