Design for Test可测试性设计1、DFT基础概念介绍dft扫描链相关脚本DefineScanConfig.tcl等power功耗分析脚本sta静态时序分析脚本制造测试成本变得越来越高pin的数量与功能面积不成正比制造缺陷也随工艺节点而提高。Design for Test可测试性设计也称作Design for Testability。功能测试(Functional Test)从芯片功能出发验证结构测试(Structural Test)基于芯片物理实现结构进行验证Design Compiler (DC)功能定位: 主要用于逻辑综合阶段实现从RTL描述到门级网表的转换包含Library Compiler、DFT Compiler等多个子工具PrimeTime (PT): 业界公认的sign-off标准工具。基础PT静态时序分析PTSI信号完整性分析PTPX功耗分析DFT技术的三要素由辅助性设计、结构性测试向量和physical defects三部分组成完整的技术闭环DFT技术的定义与目的本质特征针对集成电路生产过程中的物理缺陷physical defects进行检测的方法论技术目标验证制造后的芯片功能是否与原始网表netlist设计保持一致实现手段通过建立故障模型fault model来系统化解决检测问题Scan Synthesis的作用将difficult-to-test的时序电路转变为easy-to-test的组合电路Scan Replacement用可扫描单元替换普通存储元件Scan Stitching将扫描单元连接成扫描链Scan replacement单元改造将普通D触发器替换为scan DFF增加MUX结构功能保持当SE0时电路功能与原始设计完全一致新增端口每个scan cell增加SI(scan-in)和SE(scan-enable)端口Scan stitching链式连接将各scan cell的SI与前级的Q端相连形成扫描链全局控制SE信号为全局信号连接所有scan cell新增IO需添加scan-in(SI)、scan-out(SO)和scan-enable(SE)三个测试专用管脚输入重构PPI(Pseudo Primary Input)将scan cell输出视为伪输入完整输入集组合电路输入原始PI PPI输出重构PPO(Pseudo Primary Output)将scan cell输入视为伪输出完整输出集组合电路输出原始PO PPO测试模式Normal模式(SE0)电路保持原始功能Scan模式(SE1)scan cell形成移位寄存器可通过SI/SO串行存取内部状态综合中插入Scan replacement主流方法工具能考虑MUX延迟优化时序增加IO可以增加scan chain减少cycle数IO不会特地用于该功能但是一般通过PIN MUX来复用。按照封装方式最小使用的PIN数量来涉及SCAN架构。compression ratio压缩比可以通过in pin MUX解码送到各个scan chain中然后数据合并和送到out pin。两侧的PIN数可以不一致。Shift 阶段SE1芯片级 SI 引脚上的测试向量数据每个时钟沿从第一级串行移入贯穿整条链。同时把上一轮捕获的响应串行移出shift-out时钟频率可较高shift 频率Capture 阶段SE0给一个或几个时钟脉冲组合逻辑根据当前触发器状态算出结果捕获回触发器。Unload 阶段是再回到 SE1 把捕获结果移出与期望值比对。将scan chain 中的数据串行输出得到 output pattern。SO 的预期值不是量产时 “看” 出来的而是设计阶段用无故障网表仿真逐周期算出来、写进测试向量文件的量产时芯片是黑盒没关系因为 ATE 手里拿着的是提前算好的标准答案只做比对。