1. 这个项目为什么锚定13.6 GHz从需求定义到关键指标频率合成器这个方向做了这么多年我越来越觉得难的不是电路本身而是需求定义。很多项目一开始指标就很模糊等板子画完了才发现宽带到底指多少带宽、低相噪到底低到什么程度都没说清楚。这个项目不一样12.9到14.3 GHz目标直接锚定13.6 GHz中心频点一看就是从卫星通信或者雷达本振的应用需求倒推出来的。这个频段正好卡在Ku波段的中间位置上行链路应用多但直接做宽带的频率源市面上现成方案并不多。项目定名Next-Generation Wideband Synthesizer重点在宽频和下一代这两个词上。前者意味着不是做单点频而是要在足够宽的范围内连续可调后者意味着不能靠老一套的分立VCO加机械调谐而是要用现代锁相环架构把体积、功耗、跳频速度这些维度一起优化。真正动手之前我先把需求拆成了五个核心指标。频率范围12.9~14.3 GHz步进1 MHz核心频点13.6 GHz相位噪声偏离载波10 kHz处目标优于-105 dBc/Hz参考杂散优于-65 dBc跳频时间任意频点切换锁定时间小于100 μs输出功率≥10 dBm带1 dB步进可调这几个指标凑在一起就不太好办了。1 MHz步进看起来不难小数分频PLL轻松做到但步进分辨率、跳频速度、相位噪声、杂散这四者是互相拉扯的。环路带宽影响跳频速度和带内相噪鉴相频率又决定步进和杂散位置。频率高到13.6 GHz之后还有一个更麻烦的问题VCO的选择面急剧缩小。低于6 GHz的方案满地都是到了13.6 GHz还想做到2 GHz以上连续调谐范围要么用GaAs工艺的基波VCO要么用8 GHz附近的VCO做二倍频这两种路线各有代价。这个项目的关键决定就是在架构层面做选择。2. 架构选型基波VCO、倍频方案还是高集成PLL芯片2.1 三种可落地的方案对比针对13.6 GHz频段市面上工程上走得通的大致有三条路。我分别做了评估不是拍脑袋选一个。第一种是基波VCO加小数分频PLL。用MMIC类型的基波VCO比如某些GaAs工艺的负阻振荡器芯片直接输出13 GHz左右信号然后通过分频器反馈到鉴相器。优点是结构简单、没有倍频带来的杂散和相噪恶化缺点是13 GHz基波VCO可选型号非常少而且调谐灵敏度普遍偏低要达到2 GHz以上的调谐范围调谐电压往往需要到20 V左右对环路滤波器和电荷泵的电压范围要求很高。第二种是8 GHz左右VCO加无源二倍频。这个方案的好处是VCO选择多、成熟方案多、成本低8 GHz频段的BVCO和调谐灵敏度指标都很成熟。二倍频之后频率覆盖12.9~14.3 GHz完全够用。问题是倍频会带来两个副作用一是相位噪声理论上至少恶化6 dB实际电路里因为倍频器非线性工作状态不理想往往会恶化7~8 dB二是需要额外的带通滤波器把基波和三次谐波压下去增加了插损和PCB面积。第三种是最近几年才成熟的高集成宽带PLL芯片比如LMX2594、ADF4371这类。它们内部集成了多频段VCO和倍频链路LMX2594单芯片都能覆盖到15 GHzADF4371也能覆盖到16 GHz。用这类芯片的好处非常明显外围器件少、方案体积小、SPI配置灵活、锁定速度快而且它的内部VCO已经做了多频段自动校准对温度和电源变化的适应性比分立方案好得多。2.2 选型决策为什么最终选了高集成PLL芯片外置环路滤波器这个项目最后采用的是第三种方案LMX2594作为核心外置有源环路滤波器。主要理由是时间成本和风险控制。项目周期只有六周基波VCO方案在调谐电压和环路稳定性上需要大量调试时间二倍频方案在杂散抑制和相噪恶化上需要额外验证。而LMX2594做13.6 GHz的案例很多数据手册里给的性能边界也比较清楚适合快速落地。不过这并不意味着直接用参考设计就行。LMX2594虽然集成了VCO但它输出的13.6 GHz信号实际上是通过内部10 GHz以下频段VCO倍频得到的相位噪声仍然有优化空间。要榨出性能必须在参考路径、环路带宽、电荷泵电流、VCO核选择这几个方面逐个调。还要提一点这个项目称为Next-Generation另一个含义是要求支持后续扩展到14.5 GHz以上。LMX2594最高输出15 GHz给未来留了裕量。如果用二倍频方案频率上限被8 GHz VCO的调谐范围锁死扩展性就差很多。所以选型不只看眼下指标还要看下一版升级的空间。3. 链路预算与相位噪声估算别只信数据手册3.1 相位噪声的理论下限怎么算这节可能是整篇文章里最值得反复看的部分。PLL的带内相位噪声有一个大家经常挂在嘴边的估算公式PN_inband FOM_inband 20log(N) 10log(f_PD)其中FOM_inband是PLL芯片的归一化带内底噪N是总分频比f_PD是鉴相频率。这个公式算出来的单位是dBc/Hz。LMX2594在整数模式下的FOM大概能做到-236 dBc/Hz左右这个数值决定了带内相噪的下限。我们来实际代入这个项目的参数。假设鉴相频率f_PD 100 MHz输出频率13.6 GHz那么总分频比N 13600 / 100 136。PN_inband -236 20log(136) 10log(100×10^6)拆开算20log(136) ≈ 42.7 dB10log(10^8) 80 dB。所以PN_inband ≈ -236 42.7 80 -113.3 dBc/Hz。注意这个数值是环路带宽以内、最理想情况下的相噪底。实际上还要叠加芯片的闪烁噪声贡献、电源噪声、参考源底噪能做到-108 dBc/Hz已经算很好的结果了。这个估算非常关键因为它告诉我们在13.6 GHz这个频率上想把带内相噪做到-110 dBc/Hz以下FOM和鉴相频率必须同时配合好。那为什么不能把鉴相频率拉得更高呢比如f_PD 200 MHzN就变成6820log(68) ≈ 36.7 dBPN_inband ≈ -236 36.7 83 -116.3 dBc/Hz确实更好。但代价是步进分辨率变差。200 MHz鉴相频率下小数分频的最小步进受限于芯片的N分频器位数虽然LMX2594的32位小数分频器理论上能做到Hz级但实际小数杂散会显著恶化。所以100 MHz这个鉴相频率是在相噪、杂散和步进之间折中的结果不是拍脑袋定的。3.2 环路带宽怎么选锁定时间和相噪的博弈环路带宽的选择是另一个容易被低估的环节。这个项目要求跳频时间小于100 μs换算到环路带宽上经验法则是锁定时间大约等于5到10倍的环路时间常数。如果按8倍的裕量估算要求100 μs内锁定环路带宽至少要30 kHz以上。但环路带宽越宽带内相噪的贡献范围越大而且会把参考源的远端噪声也带进来。我实际选择的是环路带宽约40 kHz。这个数值有三层考量一是覆盖跳频时间需求。40 kHz环路带宽下理论锁定时间大概在60~80 μs留了余量不会因为温度变化或VCO增益漂移导致超时。二是在相噪曲线上让带内底噪和VCO自由振荡相噪的交点位于40 kHz附近。LMX2594内部VCO在13.6 GHz频段的自由振荡相噪在100 kHz偏频处大约为-100到-105 dBc/Hz在1 MHz处大约为-125 dBc/Hz。环路带宽太高VCO的远端噪声会被环路滤波器抑制得不够太低带内相噪就由PLL底噪决定VCO自身噪声在低频偏处反而恶化。三是环路带宽和参考杂散的抑制关系。参考杂散出现在100 MHz偏移处环路滤波器在这个频率上有充足的抑制深度只要电荷泵泄漏控制好-65 dBc的杂散指标是够得着的。3.3 参考路径的设计容易被忽略的源头很多项目做出来相噪上不去调了一圈发现是参考源的问题。这个项目的外部参考是100 MHz OCXO相噪指标在10 kHz偏频处约为-155 dBc/Hz。按20log(N) 42.7 dB的恶化量计算参考源对输出相噪的贡献大约是-155 42.7 -112.3 dBc/Hz仍然优于PLL底噪的-113.3 dBc/Hz。这个关系是必须提前算清楚的参考源的相噪经过N倍频恶化后必须明显优于PLL底噪否则参考源就会成为带内相噪的天花板。参考路径还有一个容易被忽略的点参考信号进入PLL芯片之前的驱动电平和波形质量。LMX2594的参考输入需要满足一定的摆率要求如果参考信号经过长走线后有反射或者边沿变缓芯片内部的鉴相器抖动会显著增加。我在这里加了一级Buffer和RC整形确保参考信号进入芯片时是干净的方波或者正弦波这个细节对最终相噪的影响在实测中非常明显。后面章节会详细说。4. 环路滤波器仿真与器件选型一组可以抄的配置4.1 四阶有源环路滤波器为什么不用无源环路滤波器是PLL设计中最容易翻车的部分。LMX2594这类芯片的电荷泵输出电压范围有限而内部VCO的调谐电压通常在0.5~5 V之间工作。无源环路滤波器虽然简单、噪声贡献小但它需要电荷泵输出电压能覆盖整个VCO调谐范围。实际测试中我在4.5 V附近遇到了VCO增益下降导致的环路不稳定最后改用有源环路滤波器用运放把电荷泵输出放大到VCO所需的调谐电压范围。有源滤波器的代价是运放本身的噪声会折入环路。所以运放选型很重要我用了低噪声、低偏置电流的运放等效输入电压噪声密度约为4 nV/√Hz在40 kHz环路带宽下对相噪的贡献远小于PLL底噪实测没有明显劣化。4.2 参数设计从开环增益到元件值的具体过程环路滤波器设计我用的是最经典的三阶无源一阶有源结构。计算过程不展开所有推导给一组实际用到的参数和调试结论。电荷泵电流设定为4 mA。电荷泵电流越大电荷泵噪声折算到环路的增益越低但过大会加剧参考杂散。4 mA是LMX2594在100 MHz鉴相频率下的推荐区间。相位裕度目标50度到55度。环路带宽目标40 kHz。滤波器阶数四阶。按照这些目标使用TI的PLLatinum Sim工具算出一组标准值R11.2 kΩC1680 pFR23.3 kΩC210 nFC368 pF运放反馈电阻R31 kΩR41 kΩ放大倍数1倍。注意有源滤波器的运放电源轨要超过VCO调谐电压上限我用了5 V单电源供电预留了足够的线性区。还有一个关键值C4放在运放输出和VCO调谐端之间的小电容做高频滤波用取10 pF左右。这个电容不能太大否则会引入额外的极点导致相位裕度下降。我记得第一次做的时候用了100 pF结果环路在某个温度点上出现自激排查了很久才定位到是这个电容拖慢了环路响应。4.3 VCO核的选择数字调谐和模拟调谐的配合LMX2594内部有多个VCO核覆盖不同频段每个VCO核又分为粗调和细调。13.6 GHz输出时芯片会自动选择最优的VCO核和倍频路径。这个自动选核的过程对性能和可靠性影响很大但很多人只把它当作上电自动完成的事没去深究。我的做法是在SPI初始化序列中先写入VCO核选择的推荐配置然后上电跑一次频率校准再读取校准结果确认所选核的编号。实际测试发现在13.6 GHz附近芯片倾向使用某个特定VCO核这个核在该频段的相位噪声表现最好。如果让芯片完全自动选择偶尔会选到另一个性能稍差的核同一批板子之间相噪离散能差到2~3 dB。调谐电压的设计配合也很重要。我在软件里把频率校准的起始调谐电压设定在2.5 V附近也就是VCO调谐范围的中心这样能保证温度变化时调谐电压有足够的余量方向。如果起始点偏了低温下可能触到调谐电压下限环路失锁这个问题在批量测试时特别容易出现。5. PCB布局与调试实录四个坑和对应的排查方法5.1 电源去耦VCO推频是最大的隐性杀手LMX2594的数字电源和模拟电源引脚很多规格书里的建议是每个引脚都要有高质量去耦电容。但真正影响13.6 GHz相噪的不是这些标准去耦电容而是电源平面上的谐振。我遇到过一版PCB在某个频率点、某个温度下相位噪声突然恶化6 dB以上频谱仪上能看到某个偏频处出现一个鼓包。排查了很久最后定位到是VCO核电源的走线太细太长和去耦电容形成了一个LC谐振谐振频率恰好落在环路带宽附近。解决办法是把该电源的走线加宽并且把一个100 pF电容挪到了离VCO电源引脚更近的位置。这个现象在数据手册里不会写只能靠实际调试。我的建议是PLL芯片的VCO电源引脚附近至少放三种容值的电容——100 pF、1 nF、10 nF——排列顺序从大到小贴近引脚。如果PCB空间允许再放一个100 pF的0201电容紧贴引脚最理想。电容的ESL和走线电感在高频下非常致命别只看容值。5.2 参考泄漏和电荷泵失配杂散的两个来源参考杂散出现的位置在100 MHz偏频处这个项目的指标是-65 dBc。调试中发现杂散主要受两个因素影响。第一个是电荷泵的源漏电流失配。LMX2594的电荷泵有高电流和低电流两个工作区在锁定状态下电荷泵会周期性输出脉冲来补偿相位误差。如果源电流和漏电流不对称脉冲在鉴相频率处产生周期性的电压纹波从而在VCO调谐端造成频率调制产生参考杂散。我把电荷泵的Force High和Force Low配置都测了一遍发现某个设置组合下杂散能改善3~4 dB最终选择了失配最小的组合。第二个是PCB上的参考信号泄露。100 MHz参考信号如果走线离VCO输出太近或者参考信号的返回路径和VCO输出共用了一段地平面参考信号会直接串扰到VCO输出端形成固定偏频的杂散。我在布局时把参考输入放在板子一侧射频输出放在另一侧中间用一排接地过孔隔离效果很明显。5.3 锁定时间的实测100 μs到底有没有余量锁定时间的测量方法和PLL芯片的Lock Detect配置直接相关。LMX2594的Lock Detect可以配置为频率锁定检测或相位锁定检测。相位锁定检测更严格但它对跳频过程中的瞬态更敏感如果配置不当芯片会报假失锁。实测中使用的是相位锁定检测。用频谱仪的零频宽模式观察跳频过程从频率切换命令发出到输出频率稳定在最终值±10 kHz以内实测典型值大约70 μs最差批次90 μs勉强满足100 μs指标。这里必须强调测量时的判定带宽很重要。±10 kHz的判定带宽下锁定时间90 μs如果要求±1 kHz时间会显著变长可能要到150 μs以上。所以指标定义时一定要写清楚锁定的判定条件否则验收的时候会有争议。优化的方向是适当提高电荷泵电流到6 mA同时在软件里关闭跳频时的频率校准改用保留VCO核的方式跳频。实测锁定时间能压到50 μs以下但杂散会有轻微恶化需要权衡。5.4 SPI初始化序列上电顺序比你想的重要LMX2594的寄存器配置很多官方提供一个TICS Pro软件可以自动生成初始化序列。但直接把生成的寄存器表搬进固件容易忽略一个顺序问题有些寄存器必须在VCO校准之前写有些必须在校准之后写。调试时发现如果VCO校准完成后去修改某个与VCO偏置相关的寄存器芯片不会立即重新校准而是会沿用旧校准结果导致输出频率在某个温度点下失准或锁定到错误频带。解决方法是严格按照官方推荐的初始化顺序先写所有基础配置再触发VCO校准最后写与校准结果相关的寄存器。另外每次修改频率之后最好做一个软复位再重新配置虽然多花几个毫秒但稳定性大幅提升。6. 实测数据与性能优化空间6.1 相噪测试结果用信号源分析仪SSA实测13.6 GHz输出、100 MHz鉴相频率下的相位噪声如下偏频实测值目标值1 kHz-91 dBc/Hz≥ -9010 kHz-106 dBc/Hz≥ -105100 kHz-109 dBc/Hz≥ -1051 MHz-128 dBc/Hz≥ -12510 kHz偏频处实测-106 dBc/Hz比预估的-113 dBc/Hz理论值差了约7 dB。原因主要是小数分频模式下芯片的FOM会略有恶化以及参考源和电源噪声的实际贡献比理想值高。6 dB的理论余量到这里只剩3 dB左右如果要对量产的每个频点都达标还需要继续优化。全频段扫了一遍12.9~14.3 GHz范围内10 kHz偏频的相噪在-104到-107 dBc/Hz之间波动低频端稍差高频端稍好。这个趋势和VCO核在不同频段的自由振荡相噪是吻合的。如果目标要求全频段都优于-105可能需要针对低频端的频段做额外的VCO核强制选择或者调整参考路径的驱动条件。6.2 杂散和输出功率参考杂散实测在-68 dBc左右优于-65 dBc的指标留了3 dB余量。小数杂散比较复杂在1 MHz步进下某些频点上出现了-72 dBc左右的小数杂散虽然不超标但离指标很近。后续可以考虑用抖动Frac-N dithering来分散杂散能量代价是带内底噪会恶化1 dB左右需要权衡。输出功率方面LMX2594的13.6 GHz输出能力在标称范围内实测约8 dBm略微低于10 dBm的目标。加了外部驱动放大器后提升到14 dBm再用数字步进衰减器实现1 dB步进控制。这里有个副产品驱动放大器的噪声会直接叠加在输出相噪上选型时特别注意了低噪声放大器实测对相噪的影响小于0.5 dB。6.3 后续还能优化的三个方向第一把参考源从外部0CXO换成更高质量的低相噪参考模块。参考源底噪改善预计能带来1~2 dB的全频段相噪提升这是成本最低的优化。第二尝试不同的FOM优化寄存器配置。LMX2594的小数分频模式有几个隐藏的优化位不同配置组合对相噪影响明显。我测过几组组合最优和最差差到3 dB。但这些配置在数据手册里描述得很简略需要逐bit试。第三如果未来要扩展到15 GHz以上输出可以在这个方案后面加一个次谐波混频器或者倍频器但这会引入额外的相噪和杂散预算需要重新评估架构。从目前的实测结果看13.6 GHz这个方案已经做到性能余量和开发成本之间比较理想的平衡点。