HBM 高带宽内存下一阶段最值得关注的变化不在 DRAM 颗粒本身的读写速度而在封装互连方式。SK海力士披露下一代 HBM 将引入英特尔 EMIB 先进封装技术后很多人第一反应是HBM 不是已经用 CoWoS 这类 2.5D 封装吗为什么还要引入另一种桥接方案这件事确实值得拆一下。它把两个过去很少放在同一句话里的名字拉到一起存储原厂 SK海力士以及英特尔在先进封装里的招牌技术 EMIB。它的价值不在于“又多了一种封装”而是下一代 HBM 在堆叠层数、带宽密度、成本和可量产性之间的取舍开始真正落到封装层面。如果你一直在关注 HBM、先进封装或 AI 芯片成本这段信息值得停下来看一遍。下面我会按工程视角拆先讲清楚 HBM 和 EMIB 分别解决什么问题再分析为什么存储原厂会引入桥接封装接着列出实际落地会遇到的技术挑战最后给出判断后续进展的方法。这里面有些是我做硬件方案评估时固定会看的点不一定全是厂商新闻稿里会写的内容但对实际决策更有用。1. 先看懂这则新闻里的三个关键词HBM、EMIB、先进封装1.1 HBM不是一块内存芯片而是一摞内存芯片HBM 的全称是 High Bandwidth Memory中文通常叫高带宽内存。它和普通内存的一个关键区别是把多颗 DRAM die 垂直堆叠起来通过硅通孔TSV和微凸块把上下层连接在一起最底下放一个 base die也就是基础逻辑芯片负责把各层的数据汇总、校正再往外部传输。为什么要堆叠因为内存带宽不仅取决于单颗芯片的读写速度还取决于数据通道的数量。传统内存通过 PCB 走线连到控制器引脚数量有限通道宽度受限。HBM 通过垂直堆叠和密集 TSV可以在很紧凑的空间里提供一组非常宽的数据通道所以带宽远高于普通 DDR/LPDDR。这几年 HBM 的迭代方向很明确层数越来越多从 8 层到 12 层再到 16 层接口越来越宽数据速率也在提升。每一代听起来只是数字变化但落在工艺上都是大工程。TSV 孔径要更小微凸块间距要更密die 要减薄得更均匀散热路径要重新设计。随便哪一环出问题良率就会掉成本就会涨。这也是为什么 HBM 的新闻不能只盯着“多少 GB 容量”“多少 GB/s 带宽”要往封装方向看。因为 HBM 的性能上限很大程度上是被封装互连卡住的。1.2 EMIB一个藏在基板里的硅桥EMIB 的全称是 Embedded Multi-die Interconnect Bridge翻译过来是嵌入式多芯片互连桥。它要解决的核心问题是在一个封装里把多颗芯片连起来但又不一定需要一大块硅中介层。传统 2.5D 封装的常见做法是把逻辑芯片和 HBM 都放在一块完整的硅中介层上硅中介层负责把芯片间的信号高密度地连起来。这个方案成熟但缺点是硅中介层面积大、成本高、制作周期长。EMIB 的思路完全不同。它不是在两颗芯片底下铺一整块硅中介层而是在有机封装基板里嵌入一小块硅桥。这块硅桥只有局部区域有高密度布线专门负责两颗芯片边缘之间的信号连接。其他非关键区域就继续走普通基板线路。这样做的好处非常直接硅桥面积小成本比大面积中介层低。有机基板用得更充分芯片可以摆放得更灵活。不需要为了连接两颗芯片就在整个封装底下铺一层昂贵的硅。英特尔在自家多芯片产品比如某些 CPU、GPU、FPGA 和 chiplet 方案里已经积累了不少 EMIB 经验。现在 SK海力士说下一代 HBM 会引入 EMIB等于存储原厂要开始认真评估这条封装路线。1.3 为什么“SK海力士引入 EMIB”会被单独拿出来说我的判断是这句话的重点不只是“用了一个新封装技术”而是 HBM 的供应链形态正在发生变化。过去很多 HBM 方案是和 GPU、加速卡放在一起通过台积电的 CoWoS 封装完成系统集成。这个模式下存储原厂主要提供 HBM 颗粒堆叠封装互连的大头由代工厂负责。如果下一代 HBM 转向 EMIB 这类桥接封装SK海力士就不再只是“卖 HBM 颗粒”的角色而是要把封装互连纳入自己的方案设计里。对做芯片封装、基板设计、系统集成的人来说这是一条明确的信号HBM 的竞争已经不只是 DRAM 层数竞争而是封装互连能力竞争。谁能在成本、良率、散热、互连密度四个维度上同时做好谁才能把新一代 HBM 真正推进量产。2. 为什么封装会成为 HBM 下半场的主战场2.1 从 8 层到 12 层再到 16 层堆叠不是简单加法HBM 堆叠层数增加听起来就是把更多 DRAM die 叠起来但实际工程难度是近似指数上升的不是线性上升。每一层 die 在垂直方向都要打 TSVTSV 孔的宽度和深度必须非常均匀。层与层之间要键合键合不良会导致信号短路或开路。堆叠层数多了以后整体厚度增加散热路径变长热阻变大。DRAM 又偏偏是对温度很敏感的器件温度升高会带来刷新功耗上升、数据保持时间缩短、可靠性下降。同时基础 die 的角色也在变。它不再只是把各层数据汇总还要承担更多缓存、控制甚至是部分逻辑功能。功耗密度提高后base die 区域会形成一个局部热点。如果封装方案没有提前做热设计后面做系统整机验证就会非常痛苦。我一般看 HBM 相关方案时会先问一个问题在最高层数配置下最坏工况的结温是多少如果这个数字没有预留余量性能再好看也难量产。2.2 大面积硅中介层的成本和良率压力CoWoS 这类完整硅中介层方案优势是互连密度高、设计成熟。但它的压力也肉眼可见第一是成本。硅中介层面积越大晶圆占用越多成本呈非线性上升。一颗 AI 芯片旁边挂多颗 HBM中介层面积会被拉得非常大这在中介层成本里占很大比例。第二是良率。硅中介层是一个整片结构局部缺陷可能导致整个封装失效。虽然设计上有冗余和修复机制但大面积的相对良率损失始终是绕不开的问题。第三是翘曲。硅中介层下方是有机基板上方是多个不同尺寸的芯片。硅和有机材料的热膨胀系数不一样高温回流、热循环过程中会出现翘曲。面积越大翘曲控制越难封装良率越不稳定。所以行业里其实已经出现“局部桥接”的替代方向比如台积电的 CoWoS-L 也是用局部硅桥和 RDL 重布线层的组合来降低整片中介层的成本。英特尔 EMIB 走的是同样的大方向。这次 SK海力士明确引入 EMIB说明存储原厂也认可这条路径在下一代 HBM 上的可行性而不只是停留在宣传层面。2.3 内存原厂不想只当“卖颗粒的”还有一个容易被忽略的角度商业话语权。HBM 的价值很大一部分集中在 TSV 堆叠、base die、测试和封装互连上。如果整套封装都被 GPU 客户的固定供应链锁死存储原厂在产品定义上的话语权会被削弱。相反如果 SK海力士能掌握多种先进封装路线它就可以向客户提供“HBM 颗粒 堆叠 互连 测试 系统集成支持”的方案而不是只交付一颗内存颗粒。从商业逻辑看和英特尔在 EMIB 上合作是给先进封装产能多一个支点。这样即使某一条封装产能紧张或者某个客户不想绑定单一代工厂SK海力士也能拿出替代选项。对客户来说多一个供应商和多种封装组合意味着成本和供应链都有更多回旋空间。3. 基于 EMIB 的 HBM 封装工程上到底要解决什么3.1 信号路径TSV、桥接布线与基板如何配合HBM 内部的数据路径大致是这样的上层 DRAM die 通过 TSV 把数据传输到 base die再由 base die 引出到外部逻辑芯片比如 GPU、CPU 或专门的计算芯片。如果采用 EMIB外部互连段就要走嵌入式硅桥。base die 需要把信号引到靠近桥的区域通过微凸块或者未来的混合键合和桥内的布线层相连桥内的高密度互连再跨到逻辑芯片一侧。信号从 base die 出去后要经过 bump、桥内走线、再到另一端 bump 进逻辑 die路径短功耗才会低。这里最关键的工程指标是互连密度。HBM 的接口非常宽下一代 HBM 可能做到 2048 bit 甚至更宽。这意味着 base die 和逻辑芯片之间要同时跑几千个信号通道。如果桥面区域太小布线排不下如果线宽线距不够细信号串扰会上升。所以 EMIB 方案能不能支撑 HBM不取决于“桥”这个概念有多先进而取决于桥内能不能在可控成本下容纳那么多通道。3.2 热、应力与翘曲铜、硅和有机基板的 CTE 差异先进封装只要牵扯到材料组合就必然要面对热膨胀系数差异也就是 CTE 差异。硅的 CTE 大约在 2.6 ppm/K 左右铜在 17 ppm/K 左右有机基板更高通常在 15 到 20 ppm/K 之间。一块硅桥埋在有机基板里里面还有铜走线上面再连接 HBM 堆叠和逻辑芯片这种结构在回流焊、热循环、整机工作温度变化下会产生明显的应力。如果应力管理不好容易出现微凸块开裂、桥与基板分层、基板线路断裂。所以 EMIB 方案必须搭配底部填充胶underfill来分散应力同时设计时还要考虑桥的厚度、铜的面积分布、基板材料选择以及封装整体翘曲的补偿方式。散热也是难点。HBM 本身是“热密”结构堆叠层数越多热阻越大。桥接区域的硅桥虽然面积小但周围被有机基板和填充胶包围导热路径不直接。如果散热方案没有提前和机械结构一起设计后面做液冷或风冷整机时会很痛苦。这里给一个通用排查思路看到先进封装结构图时不要只看信号布线好不好看先找散热路径怎么走找热界面材料放在哪一层找封装的翘曲方向。这些问题决定了产品做到后期会不会翻车。3.3 良率、KGD 和测试策略先进封装最大的坑在测试很多人低估了先进封装里测试的复杂度。HBM 在堆叠之前每一颗 DRAM die、base die、逻辑芯片都需要尽量保证是 Known Good Die也就是已知良好芯片。如果其中一颗 die 在封装前就有缺陷堆叠后很难更换可能导致整颗封装报废。对于多层 HBM单层良率必须做到非常高叠出成品后良率才能看得过去。EMIB 引入后测试挑战又多了两层一是桥嵌在有机基板里桥本身的故障定位比较难二是 HBM 堆叠体、桥、逻辑芯片、基板之间的连接节点很多任何一个 bump 失效都可能让整条链路打不通。所以设计上必须做冗余和修复通道测试上要做多节点连通性测试、热循环可靠性验证、系统级压力测试。如果看到一条新闻只讲“性能提升多少”但没有给出良率、可靠性、失效模式这些信息我的建议是先当路线图看不要把它当成已经稳定量产的事实。4. 别急着下结论EMIB 不会简单“替代” CoWoS4.1 两种路线的定位差异EMIB 和满片硅中介层不是“谁先进谁落后”的关系而是两种不同定位的互连方案。对比维度EMIB 桥接大面积硅中介层连接范围只在芯片边缘或局部区域做高密度互连两颗芯片之间可以整面布置互连成本结构硅桥面积小基板以有机材料为主相对可控硅中介层面积越大成本越高设计灵活性芯片摆放更灵活可跨更远距离连接芯片位置受中介层尺寸和光罩限制高密度布线资源集中在桥内通道数量受桥尺寸限制中介层上可布区域更大密度更充裕翘曲与装配桥和有机基板间的 CTE 失配要重点处理大面积硅片与有机基板的翘曲问题也很突出典型场景多 chiplet、CPU/GPU、HBM 局部桥接超高带宽集成需要大量 HBM 和逻辑芯片统一布局从表里能看出选哪种方案核心不是“听起来更高级”而是产品对互连密度、成本、面积、可靠性的综合要求。4.2 什么场景选桥接什么场景选中介层如果一颗芯片要挂很多颗 HBM并且所有 HBM 和逻辑芯片都挤在一个紧凑区域内追求极致带宽密度大面积硅中介层的优势仍很明显。因为整片中介层可以提供最充裕的布线和信号走线空间设计上更直接。如果芯片本身面积很大HBM 排布又不规则或者封装成本压力很大桥接方案就更有吸引力。它不需要为所有区域提供高密度互连只在高需求区域嵌入桥其余区域交给普通基板这样成本能被有效控制。未来更常见的情况可能是组合使用。一颗封装里既用桥接做核心区域的高速连接也用 RDL 重布线层做电源和低速信号分配必要的时候再结合混合键合提高密度。别把 EMIB 和 CoWoS 看成二选一它们更像是同一套工具箱里的不同工具。4.3 新闻稿里的信息要怎么读这则新闻说“披露下一代 HBM 内存先进封装技术引入英特尔 EMIB”措辞里带的是“披露”和“下一代”这个尺度要把握住。一条技术从新闻到量产通常会经历几个阶段技术预研、样品演示、客户验证、小批量生产、产能爬坡、大规模量产。新闻稿说“将在下一代产品中引入”大概率还处于路线图或工程验证阶段不等于已经出现在某款整机上。判断时我会看几个信号是否提到“已通过客户验证”或“已开始量产”。是否给出具体的工艺节点、良率数据、热循环结果。是否出现在财报或正式技术峰会上而不是只在媒体预热阶段。是否有第三方拆解或测试数据佐证。在官方给出更明确信息之前可以把它理解成一次重要的技术方向表态但不要急着当成成品规格。5. 对 AI 加速器、服务器内存和开发者可能带来什么5.1 系统层面带宽、功耗和容量会怎么变对上层用户来说HBM 的 JEDEC 接口语义不会因为封装方式变化而改变。应用开发者写的代码不需要知道底层用的是 EMIB 还是硅中介层。但封装方式会影响系统级指标比如功耗、散热、成本、存储容量配置。如果 EMIB 能让 HBM 封装成本下降、良率提升那么 AI 加速器厂商可以在同样成本下配置更大容量或者把节省的成本投到更多计算单元上。这是系统层面最直接的红利。但也要避免一个误解用了 EMIB不代表 HBM 内部带宽一定翻倍。HBM 的带宽主要由堆叠层数、IO 数量、接口宽度和数据速率决定封装方式影响的是互连成本、可靠性和功耗而不是凭空改变 DRAM 的核心性能。看产品规格时仍然要看容量、总带宽、功耗和热设计这几个硬指标。5.2 对生态和供应链的影响先进封装是一套重资产、长周期的产业链。晶圆厂、存储原厂、封装代工厂、基板厂商、设备厂商共同参与任何一环跟不上都会拖慢量产节奏。SK海力士引入 EMIB意味着存储原厂和封装代工厂之间的边界会变得更模糊。过去是“内存厂做颗粒代工厂做封装”现在是“内存厂自己也懂封装互连甚至能提供整体方案”。这会推动供应链从串行变为更复杂的网络对系统厂商来说多供应商和多技术路线通常是好事意味着更多议价空间和风险分散。不过先进封装不是一两年就能快速复制的能力。即使技术路线正确没有稳定的良率、产能和供应链配合也很难在短时间内放量。后续真正要看的是这条技术能不能从“披露”走向“量产爬坡”。5.3 开发者要关注什么如果你写应用层软件大概率不需要改代码。如果你做底层驱动、SoC 内存控制器或者硬件选型就需要关注 HBM 控制器是否支持目标规格、刷新策略、温度管理、ECC 和热节流策略是否合理。采购或选型时不要只盯着“用了什么封装技术”。更有效的做法是用实际负载跑内存带宽测试、长时间压力测试、功耗采样对比不同封装方案在同等容量下的能效和稳定性。封装技术会影响成本、现货和散热设计但它不是某个 benchmark 必然增长的直接原因。我自己的习惯是先看规格书里的容量、带宽、功耗、温度范围再看可靠性和失效报告最后才看封装结构是否主流。多数项目翻车都不是因为封装不够先进而是热、供电、测试覆盖没做好。6. 想跟上这条技术路线建议按这个顺序补课6.1 先建立先进封装的知识骨架如果你之前对封装接触不多建议按下面顺序补不要一上来就看工艺论文先看 JEDEC 的 HBM 基本规范理解层级、接口宽度、数据速率。再看 TSV 和微凸块搞清楚垂直互连为什么重要难点在哪。了解 2.5D 封装Interposer、CoWoS-S、CoWoS-R、CoWoS-L 的基本结构。研究 EMIB 类桥接封装英特尔公开的白皮书和技术图。最后看混合键合、chiplet 和未来的 3D 堆叠方向。这个顺序能让你从“HBM 是内存”快速过渡到“HBM 是一套垂直互连系统”。6.2 盯住几个关键指标而不是营销名词跟进先进封装时我通常盯四个硬指标互连密度bump pitch、线宽线距、通道数量。带宽能力总数据位宽、单 pin 速率、总带宽。能效水平每 bit 传输功耗单位是 pJ/bit。可靠性和良率热循环、湿度、跌落、电迁移、修复能力。如果公开资料只讲“性能提升 X%”但没有给出上述任一硬指标就要谨慎解读。真正的工程价值必须落实成可测量、可对比、可生产的数据。6.3 区分“技术路线图”和“量产信号”信息渠道不同可信度也不同信息来源判断重点官方新闻稿看措辞是“计划”“正在开发”还是“已量产”技术峰会/论文看测试条件、工艺参数、失效分析客户验证/供应链消息看是否明确点名客户和产品第三方拆解看真实封装结构、良率推测和成本分析财报电话会看对收入、产能、客户需求的表述把这套方法用起来比单纯追热搜更能帮你判断一条技术处于什么阶段。回到开头的问题HBM 的下一场仗确实在封装。但封装这场仗很难用“谁取代谁”来概括。我更愿意把 SK海力士引入 EMIB 看作先进封装工具箱不断变大的一个节点。对于做系统、做硬件、做采购或者只写软件的人来说最该记住的还是那句话技术名词会变判断标准不会变。看良率看成本看互连密度看实际量产。如果后续能看到封装截面图、热循环数据和客户量产信息这条技术路线的价值才算真正落地。