做模拟IC这一行的手里几乎都绕不过一个东西Bandgap Voltage Reference中文叫带隙基准。它干的事情听起来很朴素——对外输出一个几乎不随温度变化的稳定电压典型值在1.2V附近。但真到自己动手做一颗能过工艺角、扛得住电源扰动、还能在量产时保持良率的bandgap你会发现教科书上那句“正负温度系数相互抵消”只是万里长征第一步。我自己在十几年的芯片设计里几乎每颗芯片都要调它ADC的满量程参考、LDO的误差放大器基准、DDR接口的温度补偿背后全是它的身影。这篇就把它的工作原理、架构选型、仿真验证和量产阶段最容易踩的坑一次说透。1. 为什么每个电源系统里都少不了带隙基准1.1 没有基准时系统精度会崩成什么样先说一个最直观的场景ADC。假设你手头是一颗12位、满量程2.5V的ADC参考电压随温度漂了1mV折算下来就是约1.6个LSB。换个说法你采一个本来应该是1000mV的信号环境温度升高30度之后读数可能直接跳好几个码。高低温箱里跑一圈全线超差板级怎么校准都救不回来。这种问题我见过不止一次最后查出来的原因往往就是基准源的温漂超标。不只是ADCDCDC和LDO的反馈误差放大器也拿基准电压和输出分压做比较输出精度直接由基准决定。DDR接口、串行链路里的温度补偿、传感器偏置、存储器内部参考这些模块都需要一颗稳定的电压基准。可以说现在随便一颗SoC或者电源管理芯片里至少挂着两三个带隙基准在跑。它平时不声不响但整个系统的精度底线其实是它撑着的。1.2 可选方案那么多为什么偏偏是带隙结构有人可能会问用齐纳二极管行不行齐纳确实能稳压但击穿电压通常偏高动不动五伏以上电流大、功耗高、噪声也大而且在标准CMOS工艺里想做一颗高质量齐纳并不便宜。还有人会想直接拿电阻从电源分压不就行了理论上可以但分压精度完全跟着电源走电源一波动输出就波动线性调整率根本没眼看。像LDO内部那种低压差稳压器说到底里面还是得有一颗真正的基准。带隙结构能成为事实标准核心原因在于它利用了硅材料本身的物理特性用两个双极晶体管的VBE差产生正温度系数电压再用VBE自身的负温度系数去抵消最后输出一个近似等于硅禁带宽度的稳定电压。它不需要特殊工艺CMOS标准工艺里的寄生PNP管就够用功耗能压到微安级别输出还能做成低压版本。这几点叠加起来决定了它在集成度、成本、功耗上的全面优势所以行业内提到电压基准默认就是带隙结构。2. 带隙基准的核心原理与温度补偿逻辑2.1 正温度系数和负温度系数到底从哪来很多新手上来就背公式知道VBE负温度系数、ΔVBE正温度系数但不知道根在哪里。简单说双极晶体管在固定集电极电流下VBE随温度上升大约按照-1.5mV/°C到-2mV/°C的速度下降。这个现象来源于PN结反向饱和电流Is对温度的强依赖温度越高达到同样电流所需的发射结正偏电压就越小。所以VBE天生就是一个CTAT随温度升高而下降量。这时候需要一股正温度系数来顶住。怎么造利用两个工作在不同电流密度下的BJT设面积比为N它们的VBE之差为ΔVBE VT · ln(N)VT是热电压室温下约26mV温度系数约0.085mV/°C。注意这个差值只和电流密度比的对数有关几乎不依赖工艺绝对参数所以它是一个非常干净的PTAT随温度升高而增大量。要抵消VBE大约-1.5mV/°C的负温漂就需要把ΔVBE放大到大约17.6倍。这个17.6倍的增益对应到电路里就是两颗电阻的比值也是整个带隙设计中最关键的参数来源。2.2 为什么输出偏偏落在1.2V附近带隙基准输出为什么总是约1.2V原因在于硅的禁带宽度。把VBE曲线线性外推到绝对零度它会逼近硅的禁带电压VG0大约1.12V而由ΔVBE构成的PTAT补偿项在绝对零度时从零开始随温度线性上升。两个量一叠加理想情况下输出就是一个不随温度变化的常数数值正好落在禁带电压附近。再考虑到VBE本身带一点对数曲率经过二阶补偿后最终输出通常调到1.2V上下。这个“1.2V”并不是硬性规定现代低压场景经常把输出压到1V以下比如电流模结构可以通过电阻比例自由缩放。但无论输出怎么变核心思想没变把CTAT和PTAT两个量当成跷跷板的两端在目标温度区间里配平。理解了这一点后面看任何带隙拓扑都不会觉得乱。3. 常用架构拆解与参数计算3.1 最经典的运放强制虚短结构带隙拓扑非常多我讲课时最常拿运放版经典结构开头。它长这样一个小面积BJT和一大面积BJT各占一条支路两支路由PMOS电流镜灌入相同电流运放钳位使两个采样点等电位小管VBE与大管VBE之差落在电阻R1上于是得到PTAT电流。再用另一颗电阻R2把该电流变成电压叠加到VBE上就是输出。这个结构的关键参数计算很直观。设两个BJT面积比为N运放强制两支路电流相等于是R1上的电压就是VT·ln(N)流过R1的电流是I VT · ln(N) / R1输出基准电压近似为VREF VBE (R2 / R1) · VT · ln(N)举个例子N取8那么ln(N)约2.08室温下VT25.85mVΔVBE约54mV。如果希望补偿斜率达到-1.5mV/°C的抵消水平需要的总增益约为17.6换算成R2/R1大约是8.5。此时补偿项电压为8.5×2.08×25.85mV≈457mVVBE取750mV左右输出正好约1.2V。实际选型时要注意N不能取得太极端。N8在版图上用3×3阵列做匹配很舒服N16也能做但面积明显变大N超过32以后面积收益递减失配风险却陡增。我自己一般习惯N取8或16再配合合适的R2/R1来完成补偿。3.2 低压场景更常用的Banba电流模结构经典结构输出约1.2V在电源电压3.3V以上很稳但降到1.8V以下就有点紧张。这时更常用的是Banba提出的电流模结构。它的思路是先把VBE和ΔVBE分别转成电流再加权求和后流过输出电阻输出电压可以通过电阻比例自由缩放最低可以做到0.5V级别。它的设计公式大致是I_total VBE / R2 ΔVBE / R1 VREF (VBE / R2 ΔVBE / R1) · R3也就是说第一路CTAT电流由VBE除以电阻R2产生第二路PTAT电流由ΔVBE除以R1产生两路电流汇合后流过R3在R3上得到加权和。因为输出电压完全由电阻比例决定所以想让输出是0.9V、0.8V都行只要R3选得合适。这种结构的优势很明显输出电压不受硅禁带宽度的物理限制特别适合低压低功耗SoC。但代价是输出噪声和电阻匹配敏感度会上升因为CTAT电流和PTAT电流两路都要控制好比例任何一路失配都会直接反映到温漂上。所以Banba结构的版图电阻匹配比传统结构更重要。3.3 二阶曲率补偿从碗形曲线到平直曲线一阶补偿做出来的温漂曲线往往是碗形中间平、两头翘。原因在于VBE与温度的关系里除了线性项还含有一个T·ln(T)的高阶项一阶线性补偿只能消掉主项消不掉这个对数尾巴。所以一阶带隙的TC通常在20~40ppm/°C这已经能满足很多粗精度场景。如果想把TC压到10ppm/°C以内就得做二阶曲率补偿。思路也不复杂在高温段额外注入一路负温度系数电流把向上翘的尾部压下来或者在低温段注入正温度系数电流把下坠的底部抬上去。实现手段五花八门有利用不同发射极面积组合的有外加运放求差分的也有配合数字校准的。不过这里要泼一盆冷水曲率补偿电路会引入额外噪声和失调功耗和面积也会增加。我的经验是先确认系统到底需要多少ppm再决定要不要做。如果一颗LDO只需要2%精度一阶带隙完全够用硬上曲率补偿不仅花钱还可能把噪声做差。4. 关键指标与仿真验证方法4.1 温漂系数怎么算、怎么看带隙基准最核心的指标是温漂系数通常叫TC单位是ppm/°C。计算公式是TC (Vmax - Vmin) / [(Tmax - Tmin) · Vref] × 10^6举个例子-40°C到125°C范围内Vref变化2.4mV平均电压1.2V那么TC2.4×10^-3/(165×1.2)×10^6≈12.1ppm/°C。这个数字越小越好。仿真时第一件事是把VREF随温度的变化曲线拉出来先看形状再算数值。如果曲线是正碗形中间下凹说明补偿过量如果是倒碗形中间上凸说明补偿不足如果两端明显翘起说明是二阶项主导。很多人一上来就调电阻其实应该先判断曲线属于哪一类再针对性调整。我个人的习惯是斜率和曲率分开调先调R2/R1把线性项配平再考虑曲率补偿。4.2 PSRR、噪声和功耗的折中基准不能只对温度好还得对电源扰动不敏感。PSRR描述的就是电源纹波抑制能力。低频时PSRR主要由运放环路增益决定运放增益越高PSRR越好高频时则要靠输出电容和电路带宽来扛。提高PSRR的常用手段包括电流镜用长沟道管、增加cascode结构、给带隙加预稳压器。噪声方面带隙自身有电阻热噪声和BJT散粒噪声低频还有闪烁噪声。一颗噪声做到几十nV/√Hz的基准在精密调理电路里都只能算及格线。想降噪最直接的办法是加大电流、加大面积、加RC滤波。但电流加大功耗就上去面积加大成本就上去滤波加大启动时间变慢。整个设计就是一个典型的折中博弈。4.3 仿真序列和修调策略带隙基准的仿真序列我一般按这个顺序跑DC温度扫描看温漂曲线和TC值。DC电源扫描看线性调整率。AC仿真看PSRR。上电瞬态仿真看启动是否正常、有没有简并点。蒙特卡洛分析看工艺偏差和失配的影响。Trim码扫描确定修调档位。Trim网络通常是电阻串并联加开关熔丝或金属选项在晶圆测试后决定。仿真时把trim bit作为变量扫描看每种组合下的温漂曲线然后选一条TC最优的组合作为中心值。这里有个容易犯的错有人只看常温电压最接近目标值的那个bit忽略了温漂结果常温下精准得很温度一跑就飘。正确做法是把温漂作为主指标常温电压作为辅助指标两者结合选bit。5. 版图设计与量产要点的实战经验5.1 版图匹配决定成败带隙基准原理再好版图匹配不行就是白搭。两颗关键BJT必须做成完全对称的阵列比如8:1就用3×3矩阵核心晶体管放在中心多余位置放dummy采用共质心布局不能有任何单边凸起。电阻全都画成单位电阻串联保持相同宽度、间距和方向走线尽量让两个支路的寄生电阻一致。金属走线电阻虽然很小但失配会导致两支路电流不等进而把误差灌进ΔVBE里。我以前遇到过版图左右走线长短不一输出偏差几个毫伏的问题一开始百思不得其解后来把走线改成完全对称问题立刻消失。这种问题在仿真里根本看不出来因为仿真用的是理想连线只有版图寄生提取之后才会暴露。5.2 工艺偏差、封装应力与Trim量产时要面对两方面的偏差一是工艺角导致VBE绝对值波动二是封装后机械应力会通过压阻效应改变电阻值和BJT特性使输出电压整体偏移。VBE的绝对值受工艺影响很大不同批次可能差几十毫伏所以必须靠trim来拉回。Trim网络设计时修调范围要比最坏情况再留20%余量。比如最坏偏差是±40mVtrim档位应该能覆盖±50mV以上否则量产时总会有一批芯片调不回来。封装前后的相关性也要监控如果封装后电压普遍往一个方向偏那就在晶圆测试时做预补偿。量产筛选时单点电压测试不能完全反映温漂合适做法是在至少两个温度下测试并计算斜率再决定trim bit。5.3 启动电路的设计细节带隙环路天然有不止一个稳定工作点上电时可能落到零电流简并点输出归零。启动电路的任务就是打破零电流状态。常见做法上电时用一只PMOS从电源注入电流到某个关键节点让环路离开零电流环路正常工作后启动管自动切断。启动电路看着简单实际坑很多。启动管尺寸太大会漏电漏电会拖累PSRR尺寸太小又可能拉不动环路。还要考虑极端的电源爬升斜率有的芯片电源上电极快启动管还没来得及反应环路已经锁死。我踩过的一次坑是启动管在低温下漏电异常导致输出电平偏低后来把启动管的尺寸和偏置方式反复调又在源端加了反馈钳位才彻底解决。这个细节很多教材不会讲但流片后遇到就是一周的debug时间。6. 常见问题与排查技巧实录6.1 上电不启动或关断后恢复慢现象芯片上电后VREF一直为0或者过了很久才爬升到正常值。原因是环路陷入了零电流简并点启动电路没有及时提供足够大的扰动。排查时先用瞬态仿真看各节点电压确认哪个节点被卡住。如果仿真正常但实测有问题优先怀疑启动管尺寸不够或者启动电流被其他漏电路径分流。解决办法是加大启动管尺寸让初始注入电流至少在正常工作电流的10倍以上。我通常会让启动电路在最坏工艺角、最低电源电压下都保证能够拉起来然后留1.5倍裕量。6.2 温漂曲线形状怪异现象VREF还是1.2V附近但TC偏高曲线要么正碗要么倒碗。先别急着调电阻把曲线按温度段分段看。如果低温段掉得明显说明PTAT补偿不足加大(R2/R1)比例如果高温段掉得明显可能是BJT的高阶项作怪需要考虑曲率补偿。还要检查运放的失调。失调电压会直接叠加到ΔVBE上并被R2/R1放大3mV的失调经过8倍放大就是24mV。如果是运放失调主导改电路不如改版图——把输入管面积做大或者加chopper。6.3 输出噪声偏大现象VREF本身静态值正常但频谱仪上看噪声底噪很高。原因一般是两条一是电阻阻值太大热噪声突出二是BJT工作电流太小散粒噪声突出。解决办法是折算功耗预算适当增加支路电流或者降低电阻值。还有一个容易被忽略的地方输出到负载的走线如果过长会耦合数字开关噪声这种噪声靠改bandgap电路解决不了得从版图隔离和输出滤波入手。带隙输出端我一般会加一个RC滤波截止频率设在系统带宽的1/10左右。6.4 批量测试总有几个废片现象仿真和样片都正常但量产一批下来总有少数芯片温漂超差。这类问题十有八九是失配和封装应力共同造成的。排查流程是先做失配蒙特卡洛看看理论上会不会出现尾部失效如果理论分布没问题再看测试数据分布按批次、按封装站别分组统计。如果失效芯片集中在封装批次的一角基本可以锁定是封装应力。解决办法是改进封装工艺或者调整trim方案让修调能覆盖封装后的偏移。我整理了一个速查表方便现场排查问题现象可能原因快速排查方法常用解决手段上电输出为0启动电路失效或简并点锁定瞬态仿真相位曲线加大启动管尺寸温漂曲线倒碗PTAT补偿不足分温度段看斜率增大R2/R1温漂曲线正碗补偿过量或失调偏大扫描失调电压优化运放匹配高频噪声过高滤波不足或走线耦合频谱测试加RC滤波批量尾部失效失配或应力漂移分组统计测试数据修调范围扩展说实话带隙基准是那种看着很小、做起来很老的电路但每换一颗新工艺都要重新折腾一遍。这些年最大的感受是先确认你的系统需要多少精度再决定花多大面积去做匹配数据手册上的ppm只是起点真正决定成败的是温漂曲线形状、trim策略和版图细节。如果正在调bandgap别急着堆补偿电路先把温漂曲线拉出来看形状再对照这篇的排查表一项项过往往能省下一周的debug时间。