Automatic-Verilog6 个 Vim 自动化命令让你告别手写 Verilog 例化与寄存器【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog还在手动敲模块例化的每一个端口吗加个端口就要改三处连线这是 Verilog 工程师的日常。Automatic-Verilog 是一款纯 Vimscript 的 Vim 插件把例化、参数、寄存器、线网这些重复的 Verilog 自动化活变成一次按键5 分钟即可上手。一张表看懂 Automatic-Verilog 最值得试的 3 个能力是什么纯 Vimscript 的 Verilog 自动化插件需要 Vim 7.4 以上支持 .v 和 .sv谁在用做日常 Verilog / SystemVerilog RTL 编码的工程师⭐ 最值得试自动例化 AutoInst、自动参数 AutoPara、自动寄存器/线网 AutoReg/AutoWire除了这三样它还有 AutoDef 一键声明全部信号、AutoArg 自动声明模块端口、TimeWave 纯文本画时序图、RtlTree 浏览 RTL 结构。5 分钟装完并跑起来先准备好 Vim 环境Vim 7.4 以上即可7.3 理论兼容。插件是纯 Vimscript不编译、零依赖如果你用插件管理器先装好 vim-plug 或 Vundle。一条命令装插件在 .vimrc 末尾加一行Plug HonkW93/automatic-verilog打开 Vim 运行:PlugInstall完成。不用插件管理器也行把 plugin 目录整个复制到 Vim 根目录的 plugin 文件夹即可。启动验证打开一个 .v 文件点菜单里的 AutoInst 项或按默认快捷键 ShiftF3不报错就算装好了。核心能力拆解从写标记到一键生成自动例化 AutoInst端口加了连线一次按好场景子模块加了两个端口每个例化处的连线都得手动改还容易改错。怎么触发把例化写成fetch fetch_inst( /*autoinst*/ );光标放到标记前按 ShiftF3。省了什么端口连线自动生成且自动对齐重刷时你手动改过的连线会被保留。自动参数 AutoPara参数例化秒搞定场景模块里有十几个 parameter例化处一个个.WIDTH(32)手敲。怎么触发在括号里写上/*autoinstparam*/标记按 ShiftF4AutoParaValue 同理直接填参数值。省了什么参数例化列表自动生成还能选只例化端口参数过滤噪音。自动寄存器、线网与声明信号用多少声明多少场景正文里用了十几个 reg 和 wire要一个个手动声明漏一个仿真就报错。怎么触发空行写/*autoreg*/按 ShiftF6、/*autowire*/按 ShiftF7、/*autodef*/按 ShiftF8 一次全生成。省了什么用过的信号全部自动扫描声明、位宽也处理好端口已声明的信号自动过滤不会重复。模板代码段文件头、always 块秒出场景每个新文件开头要填文件头新写状态机要 always 块骨架。怎么触发按Leaderhd出标准文件头、Leaderal出带时钟复位的 always 模板、Leader//一键注释开启后新建 .v 文件自动载入你的预设模板。省了什么文件头的重复样板全免了。时序图与层级树TimeWave 和 RtlTree场景写文档要画个简单时序图几十个模块理不清谁例化谁。怎么触发用Leaderclk等快捷键画时钟、Leadersig画信号线执行 RtlTree 从当前模块浏览 RTL 结构。省了什么纯文本时序图能直接贴进注释层级树就在眼前。实战避坑技巧注意使用脚本前先备份代码它直接改文本生成不满意可从备份恢复。注意别删掉文件里//Start of automatic reg///End ...注释行下次自动生成就靠这些标记定位。建议如果你用 verilog-1995 写法模块括号里声明端口就在 .vimrc 里设置g:atv_autoinst_95_support 1否则解析不兼容。建议被例化的模块在别的目录时在文件头用 verilog-library 注释声明搜索目录否则 AutoInst 找不到模块。搭配仿真器与 Lint 工具使用生成的代码只是第一步丢进 ModelSim 或 VCS 等仿真器跑一遍仿真连线对不对一次验证。再配 Verilator lint 加到提交前流程里把生成代码里的未声明信号再查一遍。自动生成的结果提交 Git模块改动后直接看 diff 就能确认连线有没有同步CI 里也可以加 Verilator lint 当常规门禁。收尾一句话装上 Automatic-Verilog让例化、参数、寄存器、线网这些机械活自动跑你只管写逻辑。具体配置项、快捷键自定义和最新内容看仓库 docs 目录里的使用手册与 FAQ 即可。【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考 Automatic-Verilog：6 个 Vim 自动化命令，让你告别手写 Verilog 例化与寄存器
Automatic-Verilog6 个 Vim 自动化命令让你告别手写 Verilog 例化与寄存器【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog还在手动敲模块例化的每一个端口吗加个端口就要改三处连线这是 Verilog 工程师的日常。Automatic-Verilog 是一款纯 Vimscript 的 Vim 插件把例化、参数、寄存器、线网这些重复的 Verilog 自动化活变成一次按键5 分钟即可上手。一张表看懂 Automatic-Verilog 最值得试的 3 个能力是什么纯 Vimscript 的 Verilog 自动化插件需要 Vim 7.4 以上支持 .v 和 .sv谁在用做日常 Verilog / SystemVerilog RTL 编码的工程师⭐ 最值得试自动例化 AutoInst、自动参数 AutoPara、自动寄存器/线网 AutoReg/AutoWire除了这三样它还有 AutoDef 一键声明全部信号、AutoArg 自动声明模块端口、TimeWave 纯文本画时序图、RtlTree 浏览 RTL 结构。5 分钟装完并跑起来先准备好 Vim 环境Vim 7.4 以上即可7.3 理论兼容。插件是纯 Vimscript不编译、零依赖如果你用插件管理器先装好 vim-plug 或 Vundle。一条命令装插件在 .vimrc 末尾加一行Plug HonkW93/automatic-verilog打开 Vim 运行:PlugInstall完成。不用插件管理器也行把 plugin 目录整个复制到 Vim 根目录的 plugin 文件夹即可。启动验证打开一个 .v 文件点菜单里的 AutoInst 项或按默认快捷键 ShiftF3不报错就算装好了。核心能力拆解从写标记到一键生成自动例化 AutoInst端口加了连线一次按好场景子模块加了两个端口每个例化处的连线都得手动改还容易改错。怎么触发把例化写成fetch fetch_inst( /*autoinst*/ );光标放到标记前按 ShiftF3。省了什么端口连线自动生成且自动对齐重刷时你手动改过的连线会被保留。自动参数 AutoPara参数例化秒搞定场景模块里有十几个 parameter例化处一个个.WIDTH(32)手敲。怎么触发在括号里写上/*autoinstparam*/标记按 ShiftF4AutoParaValue 同理直接填参数值。省了什么参数例化列表自动生成还能选只例化端口参数过滤噪音。自动寄存器、线网与声明信号用多少声明多少场景正文里用了十几个 reg 和 wire要一个个手动声明漏一个仿真就报错。怎么触发空行写/*autoreg*/按 ShiftF6、/*autowire*/按 ShiftF7、/*autodef*/按 ShiftF8 一次全生成。省了什么用过的信号全部自动扫描声明、位宽也处理好端口已声明的信号自动过滤不会重复。模板代码段文件头、always 块秒出场景每个新文件开头要填文件头新写状态机要 always 块骨架。怎么触发按Leaderhd出标准文件头、Leaderal出带时钟复位的 always 模板、Leader//一键注释开启后新建 .v 文件自动载入你的预设模板。省了什么文件头的重复样板全免了。时序图与层级树TimeWave 和 RtlTree场景写文档要画个简单时序图几十个模块理不清谁例化谁。怎么触发用Leaderclk等快捷键画时钟、Leadersig画信号线执行 RtlTree 从当前模块浏览 RTL 结构。省了什么纯文本时序图能直接贴进注释层级树就在眼前。实战避坑技巧注意使用脚本前先备份代码它直接改文本生成不满意可从备份恢复。注意别删掉文件里//Start of automatic reg///End ...注释行下次自动生成就靠这些标记定位。建议如果你用 verilog-1995 写法模块括号里声明端口就在 .vimrc 里设置g:atv_autoinst_95_support 1否则解析不兼容。建议被例化的模块在别的目录时在文件头用 verilog-library 注释声明搜索目录否则 AutoInst 找不到模块。搭配仿真器与 Lint 工具使用生成的代码只是第一步丢进 ModelSim 或 VCS 等仿真器跑一遍仿真连线对不对一次验证。再配 Verilator lint 加到提交前流程里把生成代码里的未声明信号再查一遍。自动生成的结果提交 Git模块改动后直接看 diff 就能确认连线有没有同步CI 里也可以加 Verilator lint 当常规门禁。收尾一句话装上 Automatic-Verilog让例化、参数、寄存器、线网这些机械活自动跑你只管写逻辑。具体配置项、快捷键自定义和最新内容看仓库 docs 目录里的使用手册与 FAQ 即可。【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考