automatic-verilog完整指南Vim里6个快捷键如何自动化Verilog例化与声明【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilogautomatic-verilog 是一款基于 vimscript 的 Vim 插件专门自动化 Verilog 开发中最费手的重复劳动改完端口后例化、参数、寄存器、线网这些声明要跟着全部同步修改而这个插件用一组快捷键替你批量生成还能用 RtlTree 把模块层次结构画成一棵拓扑树。它到底帮你省掉哪些活传统 RTL 项目里一个模块的骨架代码包括模块例化inst、parameter声明、端口声明arg、内部reg/wire定义。只要顶层接口一变这几处就要手工改齐漏一处就是一次 lint 报错。automatic-verilog 把这类工作拆成六个 Auto 命令每个对应一个快捷键AutoInst按当前模块端口生成标准例化语句AutoPara / AutoParaValue生成 parameter 声明及其取值AutoArg生成 input/output 端口声明AutoReg / AutoWire按代码里的引用自动补 reg、wireAutoDef生成 define 定义会顺带扫描例化模块的 wire另外两个功能解决不同场景TimeWave用文本画时序图RtlTree把整个工程画出树状拓扑支持跳转、折叠、递归搜索。automatic-verilog安装步骤环境要求Vim 7.3 以上官方推荐 7.4.629 及以上版本装好插件管理器 vim-plug 或 Vundle也可以不用手动安装把仓库plugin目录下的所有文件及文件夹复制进你 Vim 的plugin目录即可v1.5 之后代码是多个.vim文件加子目录别只拷单个文件。用插件管理器安装在.vimrc里加一行后执行:PlugInstall或:BundleInstallPlug HonkW93/automatic-verilog装完重启 Vim 就生效不需要额外配置。一个要记牢的点这些 Auto 命令会直接改写当前文件内容首次使用前先备份或确认文件已入版本库。核心功能怎么上手快捷键总表快捷键功能说明S-F1一键全开/全关按顺序跑完全部 7 个 Auto 命令再按一次撤销S-F2AutoArg生成端口声明S-F3AutoInst生成例化语句S-F4 / S-F5AutoPara / AutoParaValue生成参数声明/参数值S-F6 / S-F7AutoReg / AutoWire生成寄存器/线网S-F8AutoDef生成 define 定义日常节奏是先改模块端口按一下 S-F1 全量刷新再单独微调某一项。代码段与时序图Leaderhd插入标准文件头Leaderal插入 always 代码块模板Leader//对光标行或选区快速加注释Leaderclk、Leadersig在 TimeWave 里追加时钟/信号画时序图RtlTree在任意.v文件里执行:RtlTree即可打开层次树想指定顶层可写成:RtlTree top.v。树里支持点按打开实例、折叠、刷新快捷键在树窗口内按?可查。遇到问题怎么排查现象排查方法AutoReg/AutoWire 再次生成出错检查是否误删了//Start of automatic reg之类的标记注释行这对标记是定位依据不能只删一半用 verilog-95 老写法不兼容在.vimrc加let g:atv_autoinst_95_support 1端口声明识别不到只支持单行端口声明input跨行写法不支持AutoWire/AutoDef 找不全 wire 或偏慢它要按路径搜索例化模块跨目录工程需配置跨文件夹搜索CrossDir生成代码对齐不满意调整symbol max position参数手册位置对齐一节有说明更多问题先查仓库里的 docs/faq.md各功能的完整配置项都在 docs/handbook.md 使用手册中每个 Auto 命令都有独立的操作步骤小节。延伸阅读使用手册TimeWave、Snippet、六个 Auto、CrossDir、对齐、RtlTree 全部配置更新日志1.5.x 拆分了脚本结构并加入 AutoAll 一键命令1.2.6 起支持 filelist 与 tags 跨目录加载协议为 GPL V3.0基于 zhangguo 的 automatic for Verilog 脚本修改而来【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考 automatic-verilog完整指南：Vim里6个快捷键如何自动化Verilog例化与声明
automatic-verilog完整指南Vim里6个快捷键如何自动化Verilog例化与声明【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilogautomatic-verilog 是一款基于 vimscript 的 Vim 插件专门自动化 Verilog 开发中最费手的重复劳动改完端口后例化、参数、寄存器、线网这些声明要跟着全部同步修改而这个插件用一组快捷键替你批量生成还能用 RtlTree 把模块层次结构画成一棵拓扑树。它到底帮你省掉哪些活传统 RTL 项目里一个模块的骨架代码包括模块例化inst、parameter声明、端口声明arg、内部reg/wire定义。只要顶层接口一变这几处就要手工改齐漏一处就是一次 lint 报错。automatic-verilog 把这类工作拆成六个 Auto 命令每个对应一个快捷键AutoInst按当前模块端口生成标准例化语句AutoPara / AutoParaValue生成 parameter 声明及其取值AutoArg生成 input/output 端口声明AutoReg / AutoWire按代码里的引用自动补 reg、wireAutoDef生成 define 定义会顺带扫描例化模块的 wire另外两个功能解决不同场景TimeWave用文本画时序图RtlTree把整个工程画出树状拓扑支持跳转、折叠、递归搜索。automatic-verilog安装步骤环境要求Vim 7.3 以上官方推荐 7.4.629 及以上版本装好插件管理器 vim-plug 或 Vundle也可以不用手动安装把仓库plugin目录下的所有文件及文件夹复制进你 Vim 的plugin目录即可v1.5 之后代码是多个.vim文件加子目录别只拷单个文件。用插件管理器安装在.vimrc里加一行后执行:PlugInstall或:BundleInstallPlug HonkW93/automatic-verilog装完重启 Vim 就生效不需要额外配置。一个要记牢的点这些 Auto 命令会直接改写当前文件内容首次使用前先备份或确认文件已入版本库。核心功能怎么上手快捷键总表快捷键功能说明S-F1一键全开/全关按顺序跑完全部 7 个 Auto 命令再按一次撤销S-F2AutoArg生成端口声明S-F3AutoInst生成例化语句S-F4 / S-F5AutoPara / AutoParaValue生成参数声明/参数值S-F6 / S-F7AutoReg / AutoWire生成寄存器/线网S-F8AutoDef生成 define 定义日常节奏是先改模块端口按一下 S-F1 全量刷新再单独微调某一项。代码段与时序图Leaderhd插入标准文件头Leaderal插入 always 代码块模板Leader//对光标行或选区快速加注释Leaderclk、Leadersig在 TimeWave 里追加时钟/信号画时序图RtlTree在任意.v文件里执行:RtlTree即可打开层次树想指定顶层可写成:RtlTree top.v。树里支持点按打开实例、折叠、刷新快捷键在树窗口内按?可查。遇到问题怎么排查现象排查方法AutoReg/AutoWire 再次生成出错检查是否误删了//Start of automatic reg之类的标记注释行这对标记是定位依据不能只删一半用 verilog-95 老写法不兼容在.vimrc加let g:atv_autoinst_95_support 1端口声明识别不到只支持单行端口声明input跨行写法不支持AutoWire/AutoDef 找不全 wire 或偏慢它要按路径搜索例化模块跨目录工程需配置跨文件夹搜索CrossDir生成代码对齐不满意调整symbol max position参数手册位置对齐一节有说明更多问题先查仓库里的 docs/faq.md各功能的完整配置项都在 docs/handbook.md 使用手册中每个 Auto 命令都有独立的操作步骤小节。延伸阅读使用手册TimeWave、Snippet、六个 Auto、CrossDir、对齐、RtlTree 全部配置更新日志1.5.x 拆分了脚本结构并加入 AutoAll 一键命令1.2.6 起支持 filelist 与 tags 跨目录加载协议为 GPL V3.0基于 zhangguo 的 automatic for Verilog 脚本修改而来【免费下载链接】automatic-verilogautomatic-verilog based on vimscript项目地址: https://gitcode.com/gh_mirrors/au/automatic-verilog创作声明：本文部分内容由AI辅助生成（AIGC），仅供参考