D6.7 Interoperability considerations（互操作性考虑）下面逐句翻译并详细解释D6.7 Interoperability considerations及其子节D6.7.1 Cache Line size conversions的全部内容，从数字 IC 多核多簇 SoC 集成的角度说明每句话的实际含义。D6.7 总起段A system wide coherency protocol has to work correctly with components that might have:• Different structures for caching and storing data.• Different cache line sizes.• Different physical address space sizes.翻译：一个系统级的一致性协议必须能够与可能具有以下差异的组件正确配合工作：不同的缓存和存储数据结构不同的缓存行大小不同的物理地址空间大小