服务器/工作站平台的开发与验证主板不是追求最低成本的消费类主板。设计重点是电源和复位时序可控DDR5 RDIMM 管理与训练可靠CPU/EC/Chipset 三者状态协调PCIe/M.2 可分组复位、供电和调试关键链路可通过 0Ω、测试点和 Debug Connector 隔离。这说明该板的重点之一是电源故障可定位而不是只给出最终电压。1. 整板的总体设计理念1.1 CPU 是计算核心EC 是开机状态机核心器件主要作用1.CPU:DDR、PCIe、SPI Boot、平台主控制2.EC按键、电源状态、RSMRST、SLP、PWROK、风扇、管理3.ChipsetChipset/PCH 类扩展、USB/PCIe/GPP Reset、独立 SPI ROM4.DDR5.CPU SPI ROMCPUAPU启动用的 BIOS Flash,CPU启动固件CPU上电后第一件事就是从这个ROM里读取BIOS代码然后开始初始化CPU初始化DDR初始化PCIe枚举设备所以也叫BIOS ROMSPI FlashBoot ROM6.Chipset SPI ROM挂在Chipset(PCH/FCH) SPI控制器下面的BIOS Flash。本质还是Flash芯片RIDGELINE固件CPU不是直接控制所有板级电源而是和EC握手插入电源——Always-On / EC电源起来——EC运行——EC_RSMRST# → CPU_RSMRST_1V8#——按下电源键——HW_PWR_BTN# → EC_PWR_BTN# → CPU_PWR_BTN#——SLP_S5# → SLP_S3#——S3/S0/CPU VR电源启动——CPU_PWROK → CPU_RST#释放——CPU访问SPI ROM——DDR初始化——PCIe/USB/LAN/Audio外设初始化因此分析这块板不能只盯CPU。必须把EC视为第一阶段控制中心CPU是第二阶段启动中心。SB Standby待机设计重点一严格的电源状态分域这块板不是“一上电所有电源都开”而是明显按电源状态分层。2.1 Always-On域主要包括就是S5状态下可以测到的电或者说板子S5状态下就上好的电有这些电后续才能已按BWBT就开机S5先看SB电2SB电正常再看EC3EC正常再看PWRBTN#4PWRBTN#正常再看开机时序5V_SB3V3_SB1V8_SB3V3_VBAT_EC3V3_VTR_EC1V8_VTR_EC3V3_VCC_EC1V8_VSPI_EC目标是即使CPU和S0电源都关闭EC仍然可以检测按键、管理待机状态并决定是否开机。2.2 S5域SB和S5的电是同时起来的S5域给CPU standby、Chipset、SPI ROM和部分平台逻辑供电。关键电源3V3_S55V_S51V8_S5VDD_18_S5VDD_33_S51V8_ROM1V8_CPST_S53V3_CPST_S50V9_CPST_A_S50V9_CPST_D_S52.3 S3/S0域退出S5后才允许打开5V_S3VDDIO_MEM_S312V_S03V3_S05V_S0VDDCR_CPU0VDDCR_CPU1VDDCR_SOCVDDID设计重点二CPU复位和PWROK采用“上拉开漏下拉”这种设计的好处多个open-drain器件可以共同控制掉电时默认保持Reset可通过拆R99快速分辨是CPU侧还是板级侧拉低适合Bringup和故障定位。开漏下拉意思哪个芯片认为条件不满足2就能把CPU_RST#拉成0V强制CPU别启动。设计重点三DDR5 RDIMM管理域非常关键这是整块板最重要、也最容易出Bringup问题的区域之一。每个DIMM都有使用。VIN_MGMT 3V3_MGMT板子给 DIMM 管理系统送过去的 3.3V 电源一般给SPD HubPMIC管理接口温度传感器I3C/I2C管理逻辑独立的HSCL/HSDADIMM 管理总线。其中HSCL High Speed ClockHSDA High Speed DataCPU/BMC/EC通过它读SPD配置PMIC读取温度获取DIMM状态都会触发。独立的ALERT_NDIMM主动报警信号。DIMM有事了就把 ALERT_N 拉低告诉主机。例如温度过高PMIC异常电压异常SPD Hub报错对应的PG_DDR5_x0DIMM电源Power Good。如果PG没起来CPU不会训练内存内存初始化可能失败为了保证DIMM管理电源3V3_MGMT稳定上电设计上专门增加了一个PMOS电源开关。通过PMOS控制电源导通再利用电阻电容组成RC Gate软启动网络控制MOS导通速度使3V3_MGMT缓慢且单调上升同时利用输出储能电容抑制电压波动和启动浪涌。这样做的目的是避免DIMM PMIC在约2.8V启动时产生的大电流将电源拉出平台或造成震荡。由于DIMM PMIC状态会生成PG_DDR5信号而PG_DDR5同时送往EC和CPU作为DDR电源就绪指示因此3V3_MGMT波形异常可能导致PG_DDR5误触发最终造成CPU复位异常、DDR训练失败甚至开机失败。输出电容本身不能消除启动浪涌。它主要作用是储能提供瞬态电流减小电压跌落降低振荡和噪声真正限制浪涌的是PMOS软启动Gate RC网络RC软启动负责控制PMOS慢慢导通避免上电过猛输出电容负责提前存电在DIMM PMIC约2.8V开始启动并突然吸电流时先补一口电减小电压跌落避免3V3_MGMT出现平台、塌陷或震荡从而保证PG_DDR5稳定产生。到这里我有两个问题第一个是输出电容给谁补电啊第二个是输出电容从哪里提前存的电1.给负载补电。这里的负载就是 DIMM 上的 PMIC、SPD Hub、温度传感器等一系列挂在 3V3_MGMT 上的器件。电容是在前一级电上来的时候3V3_SBPMOS打开的时候充的电5. 设计重点四大量跨电压域转换和掉电隔离板上CPU sideband多为1.8V外部管理/外设常为3.3V因此有大量open-drain bufferlevel translatorMOS隔离二极管钳位电源状态相关OE。这类电路的设计重点不是单纯转换电压而是在两侧电源尚未准备好时保持隔离避免反向供电和错误状态传播。因此Bringup时跨域器件经常是重点两侧VCC是否存在OE何时释放输入输出是否在未供电时被拉高是否通过ESD结构back-power。这块主要看电平转换芯片选型如何以及和EC那边的软件控制也有关联是需要软硬结合选型调控的6. 设计重点五SPI Boot支持CPU、EC和外部烧录三方切换CPU ROM并不是直接接CPU而是经过多级MUX设计目标CPU正常启动可以读ROMEC/ECM可以访问ROM外部Debug Card可以烧录ROM支持ROM0/ROM1或不同Flash型号选配出问题可以逐段测CPU side、common bus、Flash side。这种设计复杂度高于普通主板但非常适合平台开发和Bringup。EC不是直接控制MUX而是通过GPIO驱动NMOS由NMOS去下拉SEL信号同时SEL又有上拉电阻保证默认状态。这样即使EC固件还没运行、GPIO处于高阻态MUX仍然有确定的默认路径不会因为信号悬空导致CPU找不到BIOS。NMOS在这里不是用来输出高电平的而是专门负责拉低信号上拉电阻负责默认拉高EC通过控制NMOS导通或截止间接控制SEL高低从而控制MUX切换。采用双SPI ROM架构通过MUX多路复用器实现SPI路径切换方便BIOS烧录、调试和故障恢复。MUX的SEL选择信号决定当前连接哪颗ROM。SEL采用“上拉电阻NMOS下拉”的经典控制结构上拉电阻负责提供默认状态保证EC未启动或GPIO未初始化时SEL仍保持确定电平EC通过GPIO控制NMOS导通或截止NMOS导通时将SEL拉低NMOS截止时由上拉电阻将SEL拉高从而实现MUX切换。硬件负责提供ROM切换能力和默认启动路径具体何时切换、切换到哪颗ROM、是否进入Recovery或烧录模式则由EC固件逻辑决定。该设计属于服务器主板常见架构兼顾默认启动、固件控制、调试维护和故障恢复需求这套电路在服务器板子里出现频率非常高以后会在PG信号Reset信号Enable信号SPI切换Power Sequence里面反复看到同一种套路。7. 设计重点六PCIe/M.2资源多必须分组供电、时钟和复位板上要有大量M.2/PCIe资源每个Slot基本都必须具备3.3V电源CLKREQ#REFCLK PERST#PCIe TX/RX计重点是外设电源先稳定Refclk准备好再释放PERST#最后进行PCIe Link Training。8. 设计重点七Debug能力非常强要考虑工程开发和故障定位。把完整开机状态机都集中到一个Header。设计者的思路很明确用一根16Pin测试线就可以同时抓取从S5到S0的主要状态信号。8.2 UDC Debug Connector它提供SPI programmerCPU PWROKWarm ResetPCIe ResetPWRBTN#RSMRST#eSPI monitorHDT/JTAGWAIIE监测UART。这是很明显的平台开发板特征。9. 设计重点八通过0Ω和DNI支持多个配置板上大量出现COMMON 0ΩDNI 0ΩAlternate FlashAlternate pull-upAlternate reset routeDebug route。这样做有三个目的Variant配置Bringup隔离ECO和故障定位。缺点是网络交互路径很多DNI/COMMON状态必须核对跨域back-power风险增加调试时不能只看net name必须看实际装配状态。最重要的五条主线主线1EC开机状态机主线2CPU电源与复位主线3SPI Boot主线4DDR初始化主线5PCIe/外设13. 总结主板的设计思路不是“CPU加几个外设”而是一个完整的分层平台EC管理状态 ↓ 电源分S5/S3/S0逐级启动 ↓ CPU VR、PWROK和Reset严格握手 ↓ SPI ROM启动 ↓ DDR5 RDIMM管理/PG/训练 ↓ PCIe、M.2、USB、LAN、Audio等外设枚举最重要的设计重点是EC/CPU电源状态机CPU核心电源和Reset/PWROK时序8通道DDR5 RDIMM的3V3_MGMT、PG_DDR5和训练SPI Boot多路切换与外部烧录大量PCIe/M.2的电源、时钟、PERST时序跨1.8V/3.3V域的隔离与防反向供电通过J16、J7801、TP和0Ω实现强Debug能力 工作站主板设计思路和理念 8/17
服务器/工作站平台的开发与验证主板不是追求最低成本的消费类主板。设计重点是电源和复位时序可控DDR5 RDIMM 管理与训练可靠CPU/EC/Chipset 三者状态协调PCIe/M.2 可分组复位、供电和调试关键链路可通过 0Ω、测试点和 Debug Connector 隔离。这说明该板的重点之一是电源故障可定位而不是只给出最终电压。1. 整板的总体设计理念1.1 CPU 是计算核心EC 是开机状态机核心器件主要作用1.CPU:DDR、PCIe、SPI Boot、平台主控制2.EC按键、电源状态、RSMRST、SLP、PWROK、风扇、管理3.ChipsetChipset/PCH 类扩展、USB/PCIe/GPP Reset、独立 SPI ROM4.DDR5.CPU SPI ROMCPUAPU启动用的 BIOS Flash,CPU启动固件CPU上电后第一件事就是从这个ROM里读取BIOS代码然后开始初始化CPU初始化DDR初始化PCIe枚举设备所以也叫BIOS ROMSPI FlashBoot ROM6.Chipset SPI ROM挂在Chipset(PCH/FCH) SPI控制器下面的BIOS Flash。本质还是Flash芯片RIDGELINE固件CPU不是直接控制所有板级电源而是和EC握手插入电源——Always-On / EC电源起来——EC运行——EC_RSMRST# → CPU_RSMRST_1V8#——按下电源键——HW_PWR_BTN# → EC_PWR_BTN# → CPU_PWR_BTN#——SLP_S5# → SLP_S3#——S3/S0/CPU VR电源启动——CPU_PWROK → CPU_RST#释放——CPU访问SPI ROM——DDR初始化——PCIe/USB/LAN/Audio外设初始化因此分析这块板不能只盯CPU。必须把EC视为第一阶段控制中心CPU是第二阶段启动中心。SB Standby待机设计重点一严格的电源状态分域这块板不是“一上电所有电源都开”而是明显按电源状态分层。2.1 Always-On域主要包括就是S5状态下可以测到的电或者说板子S5状态下就上好的电有这些电后续才能已按BWBT就开机S5先看SB电2SB电正常再看EC3EC正常再看PWRBTN#4PWRBTN#正常再看开机时序5V_SB3V3_SB1V8_SB3V3_VBAT_EC3V3_VTR_EC1V8_VTR_EC3V3_VCC_EC1V8_VSPI_EC目标是即使CPU和S0电源都关闭EC仍然可以检测按键、管理待机状态并决定是否开机。2.2 S5域SB和S5的电是同时起来的S5域给CPU standby、Chipset、SPI ROM和部分平台逻辑供电。关键电源3V3_S55V_S51V8_S5VDD_18_S5VDD_33_S51V8_ROM1V8_CPST_S53V3_CPST_S50V9_CPST_A_S50V9_CPST_D_S52.3 S3/S0域退出S5后才允许打开5V_S3VDDIO_MEM_S312V_S03V3_S05V_S0VDDCR_CPU0VDDCR_CPU1VDDCR_SOCVDDID设计重点二CPU复位和PWROK采用“上拉开漏下拉”这种设计的好处多个open-drain器件可以共同控制掉电时默认保持Reset可通过拆R99快速分辨是CPU侧还是板级侧拉低适合Bringup和故障定位。开漏下拉意思哪个芯片认为条件不满足2就能把CPU_RST#拉成0V强制CPU别启动。设计重点三DDR5 RDIMM管理域非常关键这是整块板最重要、也最容易出Bringup问题的区域之一。每个DIMM都有使用。VIN_MGMT 3V3_MGMT板子给 DIMM 管理系统送过去的 3.3V 电源一般给SPD HubPMIC管理接口温度传感器I3C/I2C管理逻辑独立的HSCL/HSDADIMM 管理总线。其中HSCL High Speed ClockHSDA High Speed DataCPU/BMC/EC通过它读SPD配置PMIC读取温度获取DIMM状态都会触发。独立的ALERT_NDIMM主动报警信号。DIMM有事了就把 ALERT_N 拉低告诉主机。例如温度过高PMIC异常电压异常SPD Hub报错对应的PG_DDR5_x0DIMM电源Power Good。如果PG没起来CPU不会训练内存内存初始化可能失败为了保证DIMM管理电源3V3_MGMT稳定上电设计上专门增加了一个PMOS电源开关。通过PMOS控制电源导通再利用电阻电容组成RC Gate软启动网络控制MOS导通速度使3V3_MGMT缓慢且单调上升同时利用输出储能电容抑制电压波动和启动浪涌。这样做的目的是避免DIMM PMIC在约2.8V启动时产生的大电流将电源拉出平台或造成震荡。由于DIMM PMIC状态会生成PG_DDR5信号而PG_DDR5同时送往EC和CPU作为DDR电源就绪指示因此3V3_MGMT波形异常可能导致PG_DDR5误触发最终造成CPU复位异常、DDR训练失败甚至开机失败。输出电容本身不能消除启动浪涌。它主要作用是储能提供瞬态电流减小电压跌落降低振荡和噪声真正限制浪涌的是PMOS软启动Gate RC网络RC软启动负责控制PMOS慢慢导通避免上电过猛输出电容负责提前存电在DIMM PMIC约2.8V开始启动并突然吸电流时先补一口电减小电压跌落避免3V3_MGMT出现平台、塌陷或震荡从而保证PG_DDR5稳定产生。到这里我有两个问题第一个是输出电容给谁补电啊第二个是输出电容从哪里提前存的电1.给负载补电。这里的负载就是 DIMM 上的 PMIC、SPD Hub、温度传感器等一系列挂在 3V3_MGMT 上的器件。电容是在前一级电上来的时候3V3_SBPMOS打开的时候充的电5. 设计重点四大量跨电压域转换和掉电隔离板上CPU sideband多为1.8V外部管理/外设常为3.3V因此有大量open-drain bufferlevel translatorMOS隔离二极管钳位电源状态相关OE。这类电路的设计重点不是单纯转换电压而是在两侧电源尚未准备好时保持隔离避免反向供电和错误状态传播。因此Bringup时跨域器件经常是重点两侧VCC是否存在OE何时释放输入输出是否在未供电时被拉高是否通过ESD结构back-power。这块主要看电平转换芯片选型如何以及和EC那边的软件控制也有关联是需要软硬结合选型调控的6. 设计重点五SPI Boot支持CPU、EC和外部烧录三方切换CPU ROM并不是直接接CPU而是经过多级MUX设计目标CPU正常启动可以读ROMEC/ECM可以访问ROM外部Debug Card可以烧录ROM支持ROM0/ROM1或不同Flash型号选配出问题可以逐段测CPU side、common bus、Flash side。这种设计复杂度高于普通主板但非常适合平台开发和Bringup。EC不是直接控制MUX而是通过GPIO驱动NMOS由NMOS去下拉SEL信号同时SEL又有上拉电阻保证默认状态。这样即使EC固件还没运行、GPIO处于高阻态MUX仍然有确定的默认路径不会因为信号悬空导致CPU找不到BIOS。NMOS在这里不是用来输出高电平的而是专门负责拉低信号上拉电阻负责默认拉高EC通过控制NMOS导通或截止间接控制SEL高低从而控制MUX切换。采用双SPI ROM架构通过MUX多路复用器实现SPI路径切换方便BIOS烧录、调试和故障恢复。MUX的SEL选择信号决定当前连接哪颗ROM。SEL采用“上拉电阻NMOS下拉”的经典控制结构上拉电阻负责提供默认状态保证EC未启动或GPIO未初始化时SEL仍保持确定电平EC通过GPIO控制NMOS导通或截止NMOS导通时将SEL拉低NMOS截止时由上拉电阻将SEL拉高从而实现MUX切换。硬件负责提供ROM切换能力和默认启动路径具体何时切换、切换到哪颗ROM、是否进入Recovery或烧录模式则由EC固件逻辑决定。该设计属于服务器主板常见架构兼顾默认启动、固件控制、调试维护和故障恢复需求这套电路在服务器板子里出现频率非常高以后会在PG信号Reset信号Enable信号SPI切换Power Sequence里面反复看到同一种套路。7. 设计重点六PCIe/M.2资源多必须分组供电、时钟和复位板上要有大量M.2/PCIe资源每个Slot基本都必须具备3.3V电源CLKREQ#REFCLK PERST#PCIe TX/RX计重点是外设电源先稳定Refclk准备好再释放PERST#最后进行PCIe Link Training。8. 设计重点七Debug能力非常强要考虑工程开发和故障定位。把完整开机状态机都集中到一个Header。设计者的思路很明确用一根16Pin测试线就可以同时抓取从S5到S0的主要状态信号。8.2 UDC Debug Connector它提供SPI programmerCPU PWROKWarm ResetPCIe ResetPWRBTN#RSMRST#eSPI monitorHDT/JTAGWAIIE监测UART。这是很明显的平台开发板特征。9. 设计重点八通过0Ω和DNI支持多个配置板上大量出现COMMON 0ΩDNI 0ΩAlternate FlashAlternate pull-upAlternate reset routeDebug route。这样做有三个目的Variant配置Bringup隔离ECO和故障定位。缺点是网络交互路径很多DNI/COMMON状态必须核对跨域back-power风险增加调试时不能只看net name必须看实际装配状态。最重要的五条主线主线1EC开机状态机主线2CPU电源与复位主线3SPI Boot主线4DDR初始化主线5PCIe/外设13. 总结主板的设计思路不是“CPU加几个外设”而是一个完整的分层平台EC管理状态 ↓ 电源分S5/S3/S0逐级启动 ↓ CPU VR、PWROK和Reset严格握手 ↓ SPI ROM启动 ↓ DDR5 RDIMM管理/PG/训练 ↓ PCIe、M.2、USB、LAN、Audio等外设枚举最重要的设计重点是EC/CPU电源状态机CPU核心电源和Reset/PWROK时序8通道DDR5 RDIMM的3V3_MGMT、PG_DDR5和训练SPI Boot多路切换与外部烧录大量PCIe/M.2的电源、时钟、PERST时序跨1.8V/3.3V域的隔离与防反向供电通过J16、J7801、TP和0Ω实现强Debug能力