摘要本设计面向示波器X-Y模式下的李萨如图形显示与自动控制。信号源一路直送示波器X轴另一路由双路10 bit、50 MSPS ADC采集XC7A50T FPGA完成周期测量、数字锁相、二倍频生成、三级IIR幅度检测和AGC调节输出经AD9740及LMH6643固定反相放大后送入Y轴并由AD2回采形成反馈。K230通过摄像头提取屏幕轨迹完成粗测频、候选频率判决、图形评价和相位补偿并经UART与FPGA构成视觉闭环。装置可显示对角线、正交圆和水平“∞”形支持2、4、6、8 div幅度设置及三种自动模式。关键词李萨如图形数字锁相二倍频图像识别视觉闭环1.设计方案与工作原理1.1 任务与指标概述信号源输出正弦信号一路直接接入示波器 X 轴另一路接入本装置。装置处理后向示波器 Y 轴输出信号以改变 X-Y 模式下的李萨如图形。测试频率为 1 kHz100 kHz步进 100 Hz两个通道的灵敏度均为 0.5 V/div。直通模式调好后后续测试不得再改变信号源幅度和示波器通道灵敏度。装置应实现直通对角线、等幅正交圆两轴刻度不同可显示为椭圆、二倍频水平“∞”形以及 Y 轴 2、4、6、8 div 的峰峰幅度设置。自动模式下装置与信号源保持电气隔离由摄像头识别屏幕图形并完成闭环调节。控制时间不超过 10 s稳定时间不少于 5 s。1.2 总体方案与模块划分图 1 从系统功能层说明三条协同链路示波器X轴显示输入基准FPGA闭环生成并调节Y轴波形K230根据屏幕图形进行自动评价与参数修正。具体器件、接口和供电关系见第3.1节。图 1 系统总体方案框图手动模式中输入信号作为实时参考FPGA通过AD1、AD2形成频率、相位和幅度闭环自动模式在此基础上增加K230视觉评价环路。系统支持对角线、正交圆和二倍频“∞”形以及2、4、6、8 div目标幅度选择。各硬件模块的信号连接和实现细节不在本节重复统一见第3章。系统以50 MHz对AD1、AD2进行采样。在1 kHz和100 kHz输入条件下每周期分别约有50000点和500点能够为过零检测、周期计数及相位比较提供足够的采样点DAC更新时钟为200 MHz。自动模式下K230通过摄像头观察示波器图形并经UART与FPGA交换控制参数K230的视觉控制链路不直接接触信号源。1.3 方案比较与选择方案比较按“产生方式—闭环能力—自动控制接口”进行。方案一为模拟移相、倍频与模拟控幅链路结构直观但在1100 kHz范围内兼顾相位精度、二倍频同步和幅度稳定的调试工作量较大。方案二为仅由FPGA直接合成Y轴波形便于实现固定图形但缺少末级输出反馈难以补偿DAC、调理和放大级的实际误差。最终采用“ADC采样FPGA闭环处理DAC/固定增益输出AD2回采”的数字闭环方案并由K230对屏幕图形进行自动评价。该方案将频率、相位和幅度调节集中到可重构逻辑中同时保留视觉闭环接口便于实现三种自动模式。2.理论分析与计算2.1 李萨如图形形成原理在 X-Y 模式下令 x(t)A sin(ωt)y(t)A sin(ωtφ)。当 φ0 时显示正斜率对角线当 φπ/2 时显示圆。若两通道每格实际长度不同圆将显示为椭圆但信号条件仍为等幅、正交。当 y(t)A sin(2ωt) 时轨迹为水平“∞”形。频率比、幅度、相位或直流偏置发生偏差均会破坏图形对称性。2.2 显示幅度与误差分析示波器灵敏度为 0.5 V/div。目标高度为 2、4、6、8 div 时分别对应 1.0、2.0、3.0、4.0 Vppdiv 表示图形尺寸Vpp 表示信号幅度。幅度误差为 ΔD|Dₘₑₐₛ−Dₛₑₜ|其中 Dₛₑₜ 为目标格数Dₘₑₐₛ 为实测格数。以 |ΔD|≤0.2 div 为判据测试结果应逐频点、逐档位列出实测值与误差。本系统的电气误差主要来自10 bit ADC/DAC量化、AD1与AD2通道间的增益和时延差异、LMH6643固定增益及直流偏置、数字锁相的过零位置量化以及二倍频回放的周期分段误差。上述误差分别影响输出幅度、相位关系和“∞”形对称性。AGC利用AD1目标幅度与AD2反馈幅度之差快速修正增益K可抑制固定增益偏差相位校正和二倍频回放只在规定边界更新可减少输出波形跳变。视觉测量误差主要来自摄像头像素量化、示波器轨迹发光宽度、网格干扰、曝光积分、颜色阈值、短缺口插值和透视变形。K230采用480×384像素ROI对应10×8 div横、纵方向均约为48 pixel/div因此单像素位置量化约为0.021 div。程序通过蓝色轨迹分割、逐行重心、网格抑制和连续多帧判定降低随机误差最终总误差仍以逐频点、逐档位实测结果为准。3.核心部件与电路设计3.1 硬件电路设计图 2 控制装置硬件原理图硬件按信号采集、数字控制、模拟输出、视觉交互和供电五部分划分。原始正弦信号直接一分为二分别送入示波器X轴和3PA1030双路高速ADC的AD1AD2在LMH6643末级输出点回采。XC7A50T FPGA完成周期测量、锁频锁相、二倍频回放、三级IIR取幅、AGC及键盘/UART控制。DA1经自制AD9740双路DAC模块内调理后由LMH6643以固定−9.1倍增益驱动示波器Y轴DA2不参与正式功能。亚博智能K230视觉识别模块利用自带摄像头采集示波器画面经115200 bit/s UART与FPGA闭环通信4×4薄膜矩阵键盘和LED分别用于模式输入与状态显示。系统由12 V DC电源适配器接入自制电源板各级电源再分别供给FPGA、ADC、DAC、K230及模拟输出级。3.1.1 总体硬件结构硬件采用模块化实现3PA1030双路ADC负责原始量与末级输出量采集XC7A50T FPGA承担数字处理、闭环控制及接口时序自制AD9740模块和LMH6643构成Y轴输出级K230、薄膜矩阵键盘和LED分别承担视觉评价、模式输入和状态指示。模块间的总体功能关系已在图 1中说明本节后续仅介绍各模块的实现与接口。供电信息集中见3.1.5。3.1.2 信号采集与反馈通道信号采集采用正点原子双路高速ADC模块核心器件为3PA1030分辨率为10 bit最高采样率为50 MSPS。AD1采集信号源原始波形为周期测量、相位处理和目标幅度计算提供数据AD2采集LMH6643末级输出的反馈波形用于闭环检测。反馈点位于末级放大器之后因此AD2反映实际送入示波器Y轴的输出信号。ADC模块的供电条件见3.1.5其内部调理结构及具体参数以实际原理图为准。3.1.3 FPGA主控与时钟主控采用Xilinx Artix-7 XC7A50T FPGA。板载25 MHz时钟经时钟管理模块生成50 MHz系统与ADC采样时钟并生成200 MHz DAC更新时钟。FPGA并行接收AD1、AD2的10 bit采样数据完成周期测量、相位校正、二倍频生成、三级IIR幅度检测和AGC调节再将10 bit输出数据送至DAC。幅度调节全部在FPGA内部由AGC完成模拟放大级保持固定增益供电条件见3.1.5。图 3 FPGA布局布线后资源利用率布局布线后的资源利用率如图 3所示LUT为13%、LUTRAM为2%、FF为7%、BRAM为48%、DSP为9%、IO为26%、BUFG为22%、PLL为20%。其中BRAM占用最高从程序结构看主要用于2¹⁶深度的相移缓存和二倍频乒乓缓存BUFG与PLL用于50 MHz采样时钟、200 MHz DAC时钟等时钟的生成与分配IO资源则用于双路ADC、DAC、矩阵键盘及UART等接口。锁频和锁相核心采用周期计数、RAM地址延迟及移位加法实现未实例化专用乘法器IPAGC中的增益缩放由综合工具进行资源映射因此实现结果仍显示9%的DSP占用。总体逻辑资源占用较低.3.1.4 数模转换与输出放大数模转换部分采用自制双路AD9740模块。当前系统仅使用物理通道DA1输出处理后的波形另一通道不参与正式功能仅用于功能调试。AD9740输出先经过模块内调理电路再送入LMH6643末级放大器LMH6643构成固定增益为−9.1的反相放大电路。其输出一分为二分别连接示波器Y轴和AD2反馈输入中间不再设置分压、限幅或附加调理级。示波器灵敏度固定为0.5 V/div时2、4、6、8 div目标幅度分别对应1.0、2.0、3.0、4.0 Vpp具体幅度由FPGA端AGC调节。相关供电条件见3.1.5。视觉识别采用亚博智能K230视觉识别模块及其自带摄像头。K230对示波器X-Y图形进行采集和评价并通过115200 bit/s UART与FPGA交换模式、频率、相位及状态信息实现自动模式下的视觉闭环。薄膜4×4矩阵键盘连接FPGA用于选择直线、正交圆、二倍频“∞”形以及2、4、6、8 div目标幅度状态指示由FPGA根据当前模式和K230返回结果驱动。模块供电见3.1.5。3.1.5 供电与接口关系FPGA控制板、双路ADC模块和K230视觉模块均采用5V供电AD9740模块使用5 V和3.3 V两路电源LMH6643使用±5V双电源。ADC、DAC与FPGA之间采用并行数据接口K230与FPGA之间采用UART串行接口。4 系统软件与控制设计4.1 数字锁相环与实时幅度控制4.1.1 锁频率AD1为频率跟踪的实时参考。FPGA在50 MHz采样时钟下对AD1进行自适应中值估计和迟滞正过零检测以相邻两次同向过零之间的采样点数得到period_samples并按f_in50 MHz/period_samples计算输入周期信息。在1 kHz100 kHz范围内每周期约包含50000500个采样点可直接跟踪信号源频率变化。模式1和模式2的输出来自AD1采样波形的RAM延迟读出不另设独立固定频率源因此输出基波频率随AD1参考同步变化。模式3在基波锁定后将一个完整输入周期写入乒乓缓存并在一个基波周期内回放两次从而产生2f输出。回放步进由最新测得的period_samples确定输入频率改变时捕获周期和回放速率随之更新AD2倍频反馈再用于修正回放相位。由此二倍频信号不是预置频率输出而是始终保持与信号源2∶1的闭环频率关系。4.1.2 锁相位AD1和AD2分别采用自适应中值与迟滞过零检测以降低直流偏置和过零抖动对相位测量的影响。系统把AD2过零位置与当前周期内的目标位置比较对角线模式取0°目标正交圆模式取90°目标并将位置差换算为相位误差。常规调节按误差的1/8进行渐进修正模式3初始捕获阶段可采用较大的修正量以兼顾稳态抖动和锁定速度。相移由深度为2¹⁶的采样RAM实现控制器只需改变读地址相对写地址的延迟量无需实时进行正弦运算或乘除法。模式3切换到二倍频后AD2反馈在半周期内折叠生成phase_trim并仅在回放周期边界提交以保持相位闭环的同时避免输出波形跳变。因此基波和二倍频阶段均由实际输出反馈校正不存在开环相位保持。4.1.3 锁幅度幅度控制同样以信号源为实时参考。AD1去除中值后取绝对值依次通过IIR①、IIR②和IIR③得到输入幅度估计再按键盘设定选择1/4、1/2、3/4或1倍比例形成A_target。DA输出经过数模转换、调理电路和LMH6643放大后由AD2在末级输出点回采AD2采用相同的“绝对值三级IIR”结构得到A_feedback。因此反馈量包含DAC、调理电路和放大器产生的实际增益误差而不是仅检测FPGA内部数字量。三级 IIR 幅度估计移植了模拟取幅的基本思想先对双极性信号取绝对值相当于全波整流再以一阶递归低通对整流结果进行平滑相当于 RC 检波电路的包络保持。将三级单极点 IIR 串联可在保持逐采样更新的同时进一步压低整流纹波为 AGC 提供稳定且实时的幅度反馈。AGC计算幅度误差A_target−A_feedback并以Q5.8格式增益K对基波或二倍频波形进行乘法缩放。K每8192个50 MHz时钟更新一次幅度误差绝对值不超过2个ADC码时保持不变其余情况下按误差右移5位后的步长修正并限制在010倍范围内最终输出再进行10 bit限幅。由于A_target直接来自AD1信号源幅度改变时目标值会同步改变AGC随即根据AD2反馈重新收敛构成完整的输入跟随型幅度闭环。若采用长度为M的滑动均值滤波器其线性相位群延迟为(M−1)/2个采样周期整窗幅度统计还需等待窗口数据形成。单极点IIR利用前一时刻状态递归计算可在每个采样时钟连续更新幅度估计无需保存和等待完整统计窗。三级串联后既能抑制整流波形中的周期性纹波又能缩短锁幅环节的更新等待使AGC更快响应输入幅度变化并减小幅度突变对相位检测稳定性的干扰。IIR的实际群延迟仍由极点系数与信号频率决定近似视为零最终参数应以RTL和图 4所示设计结果统一后的数值为准。图 4(c) 单极点IIR滤波器的群延迟特性标图 4(a) 单极点IIR滤波器的幅频响应与零极点分布题图 4(b) 单极点IIR滤波器系数与零极点参数图 5 数字锁相环与三级IIR-AGC协同控制框图自动控制由三个独立按键启动D、#、*分别选择对角线、圆或椭圆和水平“∞”形。FPGA建立新的run_id并通过UART向K230发送START命令K230在640×480图像中截取(8048480384)固定ROI完成蓝色轨迹分割、逐行重心提取、网格抑制和短缺口插值。R9正弦最小二乘和C1三线交点仅用于粗测输入频率。FPGA随后依次输出候选频率K230根据轨迹薄度和填充率选定100 Hz档位再利用直线、圆和“∞”形的几何指标评价图形并通过相位搜索及小数赫兹漂移补偿逐步调整输出参数。K230下发RAMP或OUT参数后FPGA完成应用并返回ACK满足相应几何判据且连续10帧稳定时判定收敛异常时返回FAIL并退出本次控制。程序内部以FPGA发出START命令作为一次自动控制过程的起点赛题测试中的控制时间仍按“改变信号源频率”开始计时。稳定时间从正确显示目标图形开始计时直至图形飘移或抖动的幅度误差绝对值达到1 div。具体控制时间和稳定时间必须由实测表给出。以下框图依据当前系统实现绘制。K230端视觉识别与自动闭环程序已完成摄像头在固定ROI内提取示波器轨迹完成粗测频、候选频率判决、图形几何评价及相位补偿K230与FPGA通过UART构成自动轨迹输出闭环。图 6 FPGA手动闭环信号处理框图图 7 K230视觉识别与自动闭环控制框图图 8 FPGA人机交互、时钟与调试辅助框图5 测试方案与测试结果5.1 测试条件与方法测试前将装置切至输入、输出直通模式调节信号源幅度和示波器通道灵敏度使屏幕显示 8×8 div 矩形的对角线。完成调节后后续项目保持这两项设置不变且全程开启示波器网格刻度。测试使用鼎阳SDG2082X信号发生器和SDS2202X Plus示波器视觉采集使用亚博智能K230视觉识别模块自带摄像头。摄像头通过3D打印支架固定在示波器正前方支架高度固定镜头与屏幕的距离根据画面取景情况调整使示波器有效显示区域完整落入识别范围。系统由12 V DC电源适配器接入自制电源板。测试选取1、10、50、100 kHz四个代表频点每个工况重复3次正文表格以示波器网格人工读数作为最终幅度记录读数分辨率取0.1 div。K230用于自动模式下的图形评价与收敛判定不替代最终幅度读数。5.2 基本图形与幅度测试结果测试项目频率 / kHz目标图形或目标幅度 / div实测幅度 / div绝对误差 / div是否满足要求直通模式18 div 对角线8.00.024是正交模式108 div 圆8.00.10是二倍频模式508 div 水平∞形8.00.024是幅度设置汇总102 / 4 / 6 / 82.0 / 4.0 / 6.0 / 8.00.0 66/ 0.066/ 0.134/ 0.024是图 9 典型李萨如图形测试结果实物侧视图5.3 自动模式测试结果自动模式测试频率 / kHz控制时间 / s稳定时间 / s最终图形与误差是否满足要求对角线23.88.97.6对角线0.06 div是圆或椭圆36.56.38.1圆0.08 div是水平“∞”形20.17.09.2水平“∞”形0.12 div是按表2的测试数据三种自动模式均在10 s控制时间上限内完成收敛稳定时间均大于5 s。对角线模式的几何约束最少收敛最快圆形模式还受两路等幅和正交相位条件约束二倍频“∞”形对频率比和回放边界更敏感控制时间与最终误差相对较大。误差主要集中在末级放大固定增益偏差、ADC/DAC量化、IIR取幅残余纹波、相位过零量化及摄像头识别误差。6.结论本系统完成了对角线、正交圆、水平“∞”形及2、4、6、8 div幅度设置的闭环显示控制。测试数据表明幅度误差可控制在1 div以内三种自动模式的控制时间不超过10 s、稳定时间不低于5 s满足题目给出的控制与稳定要求。系统的主要限制在于末级模拟链路固定增益误差、过零检测量化、摄像机透视和曝光变化以及高频条件下的图形变厚。后续可通过实测标定、K230曝光与阈值自适应、相位细分和输出级增益校准进一步提升精度。[1] Xilinx, Inc. 7 Series FPGAs Data Sheet: Overview: DS180[EB/OL]. 2020-09-08[2026-08-01].https://docs.amd.com/v/u/en-US/ds180_7Series_Overview.[2] Analog Devices, Inc. AD9740: 10-Bit, 210 MSPS TxDAC® D/A Converter[EB/OL]. Rev. B, 2010-12-21[2026-08-01].https://www.analog.com/media/en/technical-documentation/data-sheets/ad9740.pdf.[3] Texas Instruments. LMH664x Low Power, 130 MHz, 75 mA Rail-to-Rail Output Amplifiers[EB/OL]. Rev. Q, 2014-09-20[2026-08-01].https://www.ti.com/product/LMH6643.[4] 正点原子. 双路高速 ADC 模块用户手册3PA1030[Z].[5] SIGLENT Technologies. SDG2000X Series User Manual[EB/OL]. [2026-08-01].https://int.siglent.com/u_file/download/26_05_20/SDG2000X_UserManual_EN03A.pdf.[6] SIGLENT Technologies. SDS2000X Plus Series Digital Oscilloscope User Manual[EB/OL]. EN01E, 2024-10-09[2026-08-01].https://int.siglent.com/u_file/document/SDS2000X%20Plus_UserManual_EN01E.pdf.[7] Canaan Inc. K230 LinuxRT-Smart SDK Documentation[EB/OL]. [2026-08-01].https://www.kendryte.com/k230/en/main/index.html.[8] MathWorks. Filter Designer — Design filters by choosing algorithm or specifying constraints[EB/OL]. [2026-08-01].https://www.mathworks.com/help/signal/ref/filterdesigner-app.html.附录双路DA反比例放大器电源板 2026年电赛省赛F题设计报告（附F题赛题与FPGA工程源码）
摘要本设计面向示波器X-Y模式下的李萨如图形显示与自动控制。信号源一路直送示波器X轴另一路由双路10 bit、50 MSPS ADC采集XC7A50T FPGA完成周期测量、数字锁相、二倍频生成、三级IIR幅度检测和AGC调节输出经AD9740及LMH6643固定反相放大后送入Y轴并由AD2回采形成反馈。K230通过摄像头提取屏幕轨迹完成粗测频、候选频率判决、图形评价和相位补偿并经UART与FPGA构成视觉闭环。装置可显示对角线、正交圆和水平“∞”形支持2、4、6、8 div幅度设置及三种自动模式。关键词李萨如图形数字锁相二倍频图像识别视觉闭环1.设计方案与工作原理1.1 任务与指标概述信号源输出正弦信号一路直接接入示波器 X 轴另一路接入本装置。装置处理后向示波器 Y 轴输出信号以改变 X-Y 模式下的李萨如图形。测试频率为 1 kHz100 kHz步进 100 Hz两个通道的灵敏度均为 0.5 V/div。直通模式调好后后续测试不得再改变信号源幅度和示波器通道灵敏度。装置应实现直通对角线、等幅正交圆两轴刻度不同可显示为椭圆、二倍频水平“∞”形以及 Y 轴 2、4、6、8 div 的峰峰幅度设置。自动模式下装置与信号源保持电气隔离由摄像头识别屏幕图形并完成闭环调节。控制时间不超过 10 s稳定时间不少于 5 s。1.2 总体方案与模块划分图 1 从系统功能层说明三条协同链路示波器X轴显示输入基准FPGA闭环生成并调节Y轴波形K230根据屏幕图形进行自动评价与参数修正。具体器件、接口和供电关系见第3.1节。图 1 系统总体方案框图手动模式中输入信号作为实时参考FPGA通过AD1、AD2形成频率、相位和幅度闭环自动模式在此基础上增加K230视觉评价环路。系统支持对角线、正交圆和二倍频“∞”形以及2、4、6、8 div目标幅度选择。各硬件模块的信号连接和实现细节不在本节重复统一见第3章。系统以50 MHz对AD1、AD2进行采样。在1 kHz和100 kHz输入条件下每周期分别约有50000点和500点能够为过零检测、周期计数及相位比较提供足够的采样点DAC更新时钟为200 MHz。自动模式下K230通过摄像头观察示波器图形并经UART与FPGA交换控制参数K230的视觉控制链路不直接接触信号源。1.3 方案比较与选择方案比较按“产生方式—闭环能力—自动控制接口”进行。方案一为模拟移相、倍频与模拟控幅链路结构直观但在1100 kHz范围内兼顾相位精度、二倍频同步和幅度稳定的调试工作量较大。方案二为仅由FPGA直接合成Y轴波形便于实现固定图形但缺少末级输出反馈难以补偿DAC、调理和放大级的实际误差。最终采用“ADC采样FPGA闭环处理DAC/固定增益输出AD2回采”的数字闭环方案并由K230对屏幕图形进行自动评价。该方案将频率、相位和幅度调节集中到可重构逻辑中同时保留视觉闭环接口便于实现三种自动模式。2.理论分析与计算2.1 李萨如图形形成原理在 X-Y 模式下令 x(t)A sin(ωt)y(t)A sin(ωtφ)。当 φ0 时显示正斜率对角线当 φπ/2 时显示圆。若两通道每格实际长度不同圆将显示为椭圆但信号条件仍为等幅、正交。当 y(t)A sin(2ωt) 时轨迹为水平“∞”形。频率比、幅度、相位或直流偏置发生偏差均会破坏图形对称性。2.2 显示幅度与误差分析示波器灵敏度为 0.5 V/div。目标高度为 2、4、6、8 div 时分别对应 1.0、2.0、3.0、4.0 Vppdiv 表示图形尺寸Vpp 表示信号幅度。幅度误差为 ΔD|Dₘₑₐₛ−Dₛₑₜ|其中 Dₛₑₜ 为目标格数Dₘₑₐₛ 为实测格数。以 |ΔD|≤0.2 div 为判据测试结果应逐频点、逐档位列出实测值与误差。本系统的电气误差主要来自10 bit ADC/DAC量化、AD1与AD2通道间的增益和时延差异、LMH6643固定增益及直流偏置、数字锁相的过零位置量化以及二倍频回放的周期分段误差。上述误差分别影响输出幅度、相位关系和“∞”形对称性。AGC利用AD1目标幅度与AD2反馈幅度之差快速修正增益K可抑制固定增益偏差相位校正和二倍频回放只在规定边界更新可减少输出波形跳变。视觉测量误差主要来自摄像头像素量化、示波器轨迹发光宽度、网格干扰、曝光积分、颜色阈值、短缺口插值和透视变形。K230采用480×384像素ROI对应10×8 div横、纵方向均约为48 pixel/div因此单像素位置量化约为0.021 div。程序通过蓝色轨迹分割、逐行重心、网格抑制和连续多帧判定降低随机误差最终总误差仍以逐频点、逐档位实测结果为准。3.核心部件与电路设计3.1 硬件电路设计图 2 控制装置硬件原理图硬件按信号采集、数字控制、模拟输出、视觉交互和供电五部分划分。原始正弦信号直接一分为二分别送入示波器X轴和3PA1030双路高速ADC的AD1AD2在LMH6643末级输出点回采。XC7A50T FPGA完成周期测量、锁频锁相、二倍频回放、三级IIR取幅、AGC及键盘/UART控制。DA1经自制AD9740双路DAC模块内调理后由LMH6643以固定−9.1倍增益驱动示波器Y轴DA2不参与正式功能。亚博智能K230视觉识别模块利用自带摄像头采集示波器画面经115200 bit/s UART与FPGA闭环通信4×4薄膜矩阵键盘和LED分别用于模式输入与状态显示。系统由12 V DC电源适配器接入自制电源板各级电源再分别供给FPGA、ADC、DAC、K230及模拟输出级。3.1.1 总体硬件结构硬件采用模块化实现3PA1030双路ADC负责原始量与末级输出量采集XC7A50T FPGA承担数字处理、闭环控制及接口时序自制AD9740模块和LMH6643构成Y轴输出级K230、薄膜矩阵键盘和LED分别承担视觉评价、模式输入和状态指示。模块间的总体功能关系已在图 1中说明本节后续仅介绍各模块的实现与接口。供电信息集中见3.1.5。3.1.2 信号采集与反馈通道信号采集采用正点原子双路高速ADC模块核心器件为3PA1030分辨率为10 bit最高采样率为50 MSPS。AD1采集信号源原始波形为周期测量、相位处理和目标幅度计算提供数据AD2采集LMH6643末级输出的反馈波形用于闭环检测。反馈点位于末级放大器之后因此AD2反映实际送入示波器Y轴的输出信号。ADC模块的供电条件见3.1.5其内部调理结构及具体参数以实际原理图为准。3.1.3 FPGA主控与时钟主控采用Xilinx Artix-7 XC7A50T FPGA。板载25 MHz时钟经时钟管理模块生成50 MHz系统与ADC采样时钟并生成200 MHz DAC更新时钟。FPGA并行接收AD1、AD2的10 bit采样数据完成周期测量、相位校正、二倍频生成、三级IIR幅度检测和AGC调节再将10 bit输出数据送至DAC。幅度调节全部在FPGA内部由AGC完成模拟放大级保持固定增益供电条件见3.1.5。图 3 FPGA布局布线后资源利用率布局布线后的资源利用率如图 3所示LUT为13%、LUTRAM为2%、FF为7%、BRAM为48%、DSP为9%、IO为26%、BUFG为22%、PLL为20%。其中BRAM占用最高从程序结构看主要用于2¹⁶深度的相移缓存和二倍频乒乓缓存BUFG与PLL用于50 MHz采样时钟、200 MHz DAC时钟等时钟的生成与分配IO资源则用于双路ADC、DAC、矩阵键盘及UART等接口。锁频和锁相核心采用周期计数、RAM地址延迟及移位加法实现未实例化专用乘法器IPAGC中的增益缩放由综合工具进行资源映射因此实现结果仍显示9%的DSP占用。总体逻辑资源占用较低.3.1.4 数模转换与输出放大数模转换部分采用自制双路AD9740模块。当前系统仅使用物理通道DA1输出处理后的波形另一通道不参与正式功能仅用于功能调试。AD9740输出先经过模块内调理电路再送入LMH6643末级放大器LMH6643构成固定增益为−9.1的反相放大电路。其输出一分为二分别连接示波器Y轴和AD2反馈输入中间不再设置分压、限幅或附加调理级。示波器灵敏度固定为0.5 V/div时2、4、6、8 div目标幅度分别对应1.0、2.0、3.0、4.0 Vpp具体幅度由FPGA端AGC调节。相关供电条件见3.1.5。视觉识别采用亚博智能K230视觉识别模块及其自带摄像头。K230对示波器X-Y图形进行采集和评价并通过115200 bit/s UART与FPGA交换模式、频率、相位及状态信息实现自动模式下的视觉闭环。薄膜4×4矩阵键盘连接FPGA用于选择直线、正交圆、二倍频“∞”形以及2、4、6、8 div目标幅度状态指示由FPGA根据当前模式和K230返回结果驱动。模块供电见3.1.5。3.1.5 供电与接口关系FPGA控制板、双路ADC模块和K230视觉模块均采用5V供电AD9740模块使用5 V和3.3 V两路电源LMH6643使用±5V双电源。ADC、DAC与FPGA之间采用并行数据接口K230与FPGA之间采用UART串行接口。4 系统软件与控制设计4.1 数字锁相环与实时幅度控制4.1.1 锁频率AD1为频率跟踪的实时参考。FPGA在50 MHz采样时钟下对AD1进行自适应中值估计和迟滞正过零检测以相邻两次同向过零之间的采样点数得到period_samples并按f_in50 MHz/period_samples计算输入周期信息。在1 kHz100 kHz范围内每周期约包含50000500个采样点可直接跟踪信号源频率变化。模式1和模式2的输出来自AD1采样波形的RAM延迟读出不另设独立固定频率源因此输出基波频率随AD1参考同步变化。模式3在基波锁定后将一个完整输入周期写入乒乓缓存并在一个基波周期内回放两次从而产生2f输出。回放步进由最新测得的period_samples确定输入频率改变时捕获周期和回放速率随之更新AD2倍频反馈再用于修正回放相位。由此二倍频信号不是预置频率输出而是始终保持与信号源2∶1的闭环频率关系。4.1.2 锁相位AD1和AD2分别采用自适应中值与迟滞过零检测以降低直流偏置和过零抖动对相位测量的影响。系统把AD2过零位置与当前周期内的目标位置比较对角线模式取0°目标正交圆模式取90°目标并将位置差换算为相位误差。常规调节按误差的1/8进行渐进修正模式3初始捕获阶段可采用较大的修正量以兼顾稳态抖动和锁定速度。相移由深度为2¹⁶的采样RAM实现控制器只需改变读地址相对写地址的延迟量无需实时进行正弦运算或乘除法。模式3切换到二倍频后AD2反馈在半周期内折叠生成phase_trim并仅在回放周期边界提交以保持相位闭环的同时避免输出波形跳变。因此基波和二倍频阶段均由实际输出反馈校正不存在开环相位保持。4.1.3 锁幅度幅度控制同样以信号源为实时参考。AD1去除中值后取绝对值依次通过IIR①、IIR②和IIR③得到输入幅度估计再按键盘设定选择1/4、1/2、3/4或1倍比例形成A_target。DA输出经过数模转换、调理电路和LMH6643放大后由AD2在末级输出点回采AD2采用相同的“绝对值三级IIR”结构得到A_feedback。因此反馈量包含DAC、调理电路和放大器产生的实际增益误差而不是仅检测FPGA内部数字量。三级 IIR 幅度估计移植了模拟取幅的基本思想先对双极性信号取绝对值相当于全波整流再以一阶递归低通对整流结果进行平滑相当于 RC 检波电路的包络保持。将三级单极点 IIR 串联可在保持逐采样更新的同时进一步压低整流纹波为 AGC 提供稳定且实时的幅度反馈。AGC计算幅度误差A_target−A_feedback并以Q5.8格式增益K对基波或二倍频波形进行乘法缩放。K每8192个50 MHz时钟更新一次幅度误差绝对值不超过2个ADC码时保持不变其余情况下按误差右移5位后的步长修正并限制在010倍范围内最终输出再进行10 bit限幅。由于A_target直接来自AD1信号源幅度改变时目标值会同步改变AGC随即根据AD2反馈重新收敛构成完整的输入跟随型幅度闭环。若采用长度为M的滑动均值滤波器其线性相位群延迟为(M−1)/2个采样周期整窗幅度统计还需等待窗口数据形成。单极点IIR利用前一时刻状态递归计算可在每个采样时钟连续更新幅度估计无需保存和等待完整统计窗。三级串联后既能抑制整流波形中的周期性纹波又能缩短锁幅环节的更新等待使AGC更快响应输入幅度变化并减小幅度突变对相位检测稳定性的干扰。IIR的实际群延迟仍由极点系数与信号频率决定近似视为零最终参数应以RTL和图 4所示设计结果统一后的数值为准。图 4(c) 单极点IIR滤波器的群延迟特性标图 4(a) 单极点IIR滤波器的幅频响应与零极点分布题图 4(b) 单极点IIR滤波器系数与零极点参数图 5 数字锁相环与三级IIR-AGC协同控制框图自动控制由三个独立按键启动D、#、*分别选择对角线、圆或椭圆和水平“∞”形。FPGA建立新的run_id并通过UART向K230发送START命令K230在640×480图像中截取(8048480384)固定ROI完成蓝色轨迹分割、逐行重心提取、网格抑制和短缺口插值。R9正弦最小二乘和C1三线交点仅用于粗测输入频率。FPGA随后依次输出候选频率K230根据轨迹薄度和填充率选定100 Hz档位再利用直线、圆和“∞”形的几何指标评价图形并通过相位搜索及小数赫兹漂移补偿逐步调整输出参数。K230下发RAMP或OUT参数后FPGA完成应用并返回ACK满足相应几何判据且连续10帧稳定时判定收敛异常时返回FAIL并退出本次控制。程序内部以FPGA发出START命令作为一次自动控制过程的起点赛题测试中的控制时间仍按“改变信号源频率”开始计时。稳定时间从正确显示目标图形开始计时直至图形飘移或抖动的幅度误差绝对值达到1 div。具体控制时间和稳定时间必须由实测表给出。以下框图依据当前系统实现绘制。K230端视觉识别与自动闭环程序已完成摄像头在固定ROI内提取示波器轨迹完成粗测频、候选频率判决、图形几何评价及相位补偿K230与FPGA通过UART构成自动轨迹输出闭环。图 6 FPGA手动闭环信号处理框图图 7 K230视觉识别与自动闭环控制框图图 8 FPGA人机交互、时钟与调试辅助框图5 测试方案与测试结果5.1 测试条件与方法测试前将装置切至输入、输出直通模式调节信号源幅度和示波器通道灵敏度使屏幕显示 8×8 div 矩形的对角线。完成调节后后续项目保持这两项设置不变且全程开启示波器网格刻度。测试使用鼎阳SDG2082X信号发生器和SDS2202X Plus示波器视觉采集使用亚博智能K230视觉识别模块自带摄像头。摄像头通过3D打印支架固定在示波器正前方支架高度固定镜头与屏幕的距离根据画面取景情况调整使示波器有效显示区域完整落入识别范围。系统由12 V DC电源适配器接入自制电源板。测试选取1、10、50、100 kHz四个代表频点每个工况重复3次正文表格以示波器网格人工读数作为最终幅度记录读数分辨率取0.1 div。K230用于自动模式下的图形评价与收敛判定不替代最终幅度读数。5.2 基本图形与幅度测试结果测试项目频率 / kHz目标图形或目标幅度 / div实测幅度 / div绝对误差 / div是否满足要求直通模式18 div 对角线8.00.024是正交模式108 div 圆8.00.10是二倍频模式508 div 水平∞形8.00.024是幅度设置汇总102 / 4 / 6 / 82.0 / 4.0 / 6.0 / 8.00.0 66/ 0.066/ 0.134/ 0.024是图 9 典型李萨如图形测试结果实物侧视图5.3 自动模式测试结果自动模式测试频率 / kHz控制时间 / s稳定时间 / s最终图形与误差是否满足要求对角线23.88.97.6对角线0.06 div是圆或椭圆36.56.38.1圆0.08 div是水平“∞”形20.17.09.2水平“∞”形0.12 div是按表2的测试数据三种自动模式均在10 s控制时间上限内完成收敛稳定时间均大于5 s。对角线模式的几何约束最少收敛最快圆形模式还受两路等幅和正交相位条件约束二倍频“∞”形对频率比和回放边界更敏感控制时间与最终误差相对较大。误差主要集中在末级放大固定增益偏差、ADC/DAC量化、IIR取幅残余纹波、相位过零量化及摄像头识别误差。6.结论本系统完成了对角线、正交圆、水平“∞”形及2、4、6、8 div幅度设置的闭环显示控制。测试数据表明幅度误差可控制在1 div以内三种自动模式的控制时间不超过10 s、稳定时间不低于5 s满足题目给出的控制与稳定要求。系统的主要限制在于末级模拟链路固定增益误差、过零检测量化、摄像机透视和曝光变化以及高频条件下的图形变厚。后续可通过实测标定、K230曝光与阈值自适应、相位细分和输出级增益校准进一步提升精度。[1] Xilinx, Inc. 7 Series FPGAs Data Sheet: Overview: DS180[EB/OL]. 2020-09-08[2026-08-01].https://docs.amd.com/v/u/en-US/ds180_7Series_Overview.[2] Analog Devices, Inc. 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