HDMI设计总结从 TMDS 原理到 SiI9022A 电路落地把 FPGA 或处理器接到 HDMI 插座看起来只是“接上几对差分线”。真正决定能否稳定点亮屏幕的却是三条链路能否同时成立TMDS 高速数据链路负责传输内容DDC/EDID 与 HPD 负责识别显示器5 V、电平转换和 ESD 防护负责保证接口在真实插拔环境中可靠工作。本文以 ZYNQ7020 SiI9022A 发送电路为例梳理一套可以复用的 HDMI 输出设计思路。先说结论HDMI 电路不是单独的高速差分接口而是“视频与音频源、发送器、管理通道、接口保护、连接器和 PCB 信号完整性”共同组成的系统。一、HDMI 链路到底由什么组成常见 Type-A HDMI 连接器有 19 个触点。最醒目的部分是 4 对 TMDS 差分信号3 对数据通道和 1 对时钟通道。除此之外还有 DDC 的SCL/SDA、热插拔检测HPD、消费电子控制CEC、连接器侧5 V以及各组屏蔽与地。TMDSTransition Minimized Differential Signaling通过编码降低数据跳变并兼顾直流平衡。经典 TMDS 模式下每个颜色通道的 8 bit 数据被编码为 10 bit 串行数据再由三条数据差分对发送独立的时钟差分对为接收端提供同步基准。差分传输利用两根线之间的电压差判定逻辑状态对共模干扰更不敏感但这并不意味着布局布线可以随意处理。二、先完成握手再打开高速输出插入显示器后Sink 端通过HPD告诉 Source 端“连接已经建立”。Source 检测到有效 HPD 后经 DDC 读取显示器的 EDID获得支持的分辨率、刷新率和音视频能力再配置发送器并启动 TMDS 输出。若 EDID 发生变化Sink 可通过拉低再拉高 HPD 触发重新读取。DDC 本质上是一组 I²C 风格的开漏总线。连接器一侧与 FPGA/SoC 一侧可能采用不同上拉电压因此不能只看逻辑功能相同就直接相连。电平转换器还必须保持双向开漏特性避免推挽输出之间发生冲突。需要注意HPD 为高只表示接收端声明接口可用并不等于视频格式一定匹配也不证明 TMDS 波形质量合格。调试黑屏时应按“5 V → HPD → DDC/EDID → 发送器配置 → 像素时序 → TMDS 波形”的顺序逐级定位。三、SiI9022A 参考电路怎样分块理解参考设计中SiI9022A 接收 24 bit 并行视频数据、PCLK/HSYNC/VSYNC/DE并可接收 I²S 音频信号。芯片完成 HDMI 发送编码后输出TX0±、TX1±、TX2±与TXC±。控制器再通过配置 I²C、复位和中断信号完成初始化与状态管理。SiI9022A 的核心电源包含 1.2 V 内核/模拟电源与 3.3 V I/O 电源。参考原理图在各电源引脚附近布置 0.1 µF 去耦并配置 1 µF、10 µF 或 22 µF 的储能电容不同电源域之间通过磁珠隔离。这里最值得复用的不是某个电容编号而是“每个电源脚就近去耦、模拟与数字回流明确、上电和复位满足芯片要求”的方法。连接器前端使用 TPD12S016 这类 HDMI companion 器件可集成低电容高速 ESD 保护、DDC 电平转换、HPD 处理和带限流的 5 V 输出。这样既减少分立器件也降低高速差分线上因器件寄生不匹配造成的风险。原参考器件目前已不推荐用于新设计因此新项目应按目标 HDMI 速率、封装、ESD 等级和供货状态重新选型不能机械照抄旧板。四、原理图检查要抓住五个模块设计审核时可以按下面五项逐块检查**视频与音频输入。**确认像素位宽、颜色格式、DE/HSYNC/VSYNC极性、像素时钟及 I²S 格式与发送器配置一致。**管理与复位。**配置 I²C 的地址、上拉电压、复位时序和中断电平必须与控制器 I/O 兼容。**电源完整性。**逐一核对 1.2 V、3.3 V 和 5 V 电源域去耦电容要靠近对应引脚避免细长供电路径和跨域回流。**接口辅助信号。**DDC、HPD、CEC 与 5 V 要考虑电平、方向、反灌和热插拔状态不能只连接网络名。**外部防护。**TMDS 保护器件必须低电容且通道匹配接口侧器件靠近连接器放置屏蔽壳与板地的连接方式需结合整机 EMC 策略决定。五、PCB 布线决定最后一公里四对 TMDS 是受控阻抗高速差分线。常用目标是单端约 50 Ω、差分约 100 Ω但最终线宽、间距与参考层必须由实际叠层计算而不是复制别人的 mil 数。差分对内部保持对称和紧耦合减少不必要的过孔、测试点与支路换层时在附近提供地过孔使回流路径连续。高速保护器件应靠近 HDMI 连接器器件焊盘和过孔都会形成阻抗不连续因此封装不能只按耐压选择。走线下方需要连续参考平面不能跨越地缝、电源分割或参考层空洞。四组差分对之间保留足够间距可降低串扰长度匹配以时序预算为依据不要为了“视觉等长”增加大量蛇形线。六、调试时不要一上来就怀疑协议如果显示器无图像先测接口 5 V 是否存在、是否限流正常再看 HPD 是否随插拔变化。随后用 I²C 工具确认能否读到合理的 EDID并检查控制器是否据此选择了发送器支持的模式。只有低速管理链路成立后才有必要继续检查PCLK/DE/HSYNC/VSYNC、SiI9022A 寄存器状态和四对 TMDS 信号。示波器或高速探头接入会引入额外负载普通探头并不适合直接评价高速差分眼图。工程验证至少应覆盖冷启动、热插拔、不同显示器与线缆、重复上电以及 ESD 后恢复避免只凭“实验室里点亮一次”判断设计完成。总结一套可靠的 HDMI 输出设计可以归纳为三层上层保证像素、同步和音频格式正确中层由发送器完成编码、配置和链路管理底层保证 5 V、HPD、DDC、ESD 与 TMDS 信号完整性。SiI9022A 参考原理图提供了清晰的模块模板但器件选型和 PCB 参数必须结合目标速率、板层叠构和当前器件状态重新核算。真正高效的调试路径也遵循同一结构先供电和插拔检测再 EDID 与配置最后才是高速链路。把每一层的输入、输出和验证手段定义清楚HDMI 黑屏就不再是“玄学问题”而会变成可逐级定位的工程问题。 HDMI设计总结：从 TMDS 原理到 SiI9022A 电路落地
HDMI设计总结从 TMDS 原理到 SiI9022A 电路落地把 FPGA 或处理器接到 HDMI 插座看起来只是“接上几对差分线”。真正决定能否稳定点亮屏幕的却是三条链路能否同时成立TMDS 高速数据链路负责传输内容DDC/EDID 与 HPD 负责识别显示器5 V、电平转换和 ESD 防护负责保证接口在真实插拔环境中可靠工作。本文以 ZYNQ7020 SiI9022A 发送电路为例梳理一套可以复用的 HDMI 输出设计思路。先说结论HDMI 电路不是单独的高速差分接口而是“视频与音频源、发送器、管理通道、接口保护、连接器和 PCB 信号完整性”共同组成的系统。一、HDMI 链路到底由什么组成常见 Type-A HDMI 连接器有 19 个触点。最醒目的部分是 4 对 TMDS 差分信号3 对数据通道和 1 对时钟通道。除此之外还有 DDC 的SCL/SDA、热插拔检测HPD、消费电子控制CEC、连接器侧5 V以及各组屏蔽与地。TMDSTransition Minimized Differential Signaling通过编码降低数据跳变并兼顾直流平衡。经典 TMDS 模式下每个颜色通道的 8 bit 数据被编码为 10 bit 串行数据再由三条数据差分对发送独立的时钟差分对为接收端提供同步基准。差分传输利用两根线之间的电压差判定逻辑状态对共模干扰更不敏感但这并不意味着布局布线可以随意处理。二、先完成握手再打开高速输出插入显示器后Sink 端通过HPD告诉 Source 端“连接已经建立”。Source 检测到有效 HPD 后经 DDC 读取显示器的 EDID获得支持的分辨率、刷新率和音视频能力再配置发送器并启动 TMDS 输出。若 EDID 发生变化Sink 可通过拉低再拉高 HPD 触发重新读取。DDC 本质上是一组 I²C 风格的开漏总线。连接器一侧与 FPGA/SoC 一侧可能采用不同上拉电压因此不能只看逻辑功能相同就直接相连。电平转换器还必须保持双向开漏特性避免推挽输出之间发生冲突。需要注意HPD 为高只表示接收端声明接口可用并不等于视频格式一定匹配也不证明 TMDS 波形质量合格。调试黑屏时应按“5 V → HPD → DDC/EDID → 发送器配置 → 像素时序 → TMDS 波形”的顺序逐级定位。三、SiI9022A 参考电路怎样分块理解参考设计中SiI9022A 接收 24 bit 并行视频数据、PCLK/HSYNC/VSYNC/DE并可接收 I²S 音频信号。芯片完成 HDMI 发送编码后输出TX0±、TX1±、TX2±与TXC±。控制器再通过配置 I²C、复位和中断信号完成初始化与状态管理。SiI9022A 的核心电源包含 1.2 V 内核/模拟电源与 3.3 V I/O 电源。参考原理图在各电源引脚附近布置 0.1 µF 去耦并配置 1 µF、10 µF 或 22 µF 的储能电容不同电源域之间通过磁珠隔离。这里最值得复用的不是某个电容编号而是“每个电源脚就近去耦、模拟与数字回流明确、上电和复位满足芯片要求”的方法。连接器前端使用 TPD12S016 这类 HDMI companion 器件可集成低电容高速 ESD 保护、DDC 电平转换、HPD 处理和带限流的 5 V 输出。这样既减少分立器件也降低高速差分线上因器件寄生不匹配造成的风险。原参考器件目前已不推荐用于新设计因此新项目应按目标 HDMI 速率、封装、ESD 等级和供货状态重新选型不能机械照抄旧板。四、原理图检查要抓住五个模块设计审核时可以按下面五项逐块检查**视频与音频输入。**确认像素位宽、颜色格式、DE/HSYNC/VSYNC极性、像素时钟及 I²S 格式与发送器配置一致。**管理与复位。**配置 I²C 的地址、上拉电压、复位时序和中断电平必须与控制器 I/O 兼容。**电源完整性。**逐一核对 1.2 V、3.3 V 和 5 V 电源域去耦电容要靠近对应引脚避免细长供电路径和跨域回流。**接口辅助信号。**DDC、HPD、CEC 与 5 V 要考虑电平、方向、反灌和热插拔状态不能只连接网络名。**外部防护。**TMDS 保护器件必须低电容且通道匹配接口侧器件靠近连接器放置屏蔽壳与板地的连接方式需结合整机 EMC 策略决定。五、PCB 布线决定最后一公里四对 TMDS 是受控阻抗高速差分线。常用目标是单端约 50 Ω、差分约 100 Ω但最终线宽、间距与参考层必须由实际叠层计算而不是复制别人的 mil 数。差分对内部保持对称和紧耦合减少不必要的过孔、测试点与支路换层时在附近提供地过孔使回流路径连续。高速保护器件应靠近 HDMI 连接器器件焊盘和过孔都会形成阻抗不连续因此封装不能只按耐压选择。走线下方需要连续参考平面不能跨越地缝、电源分割或参考层空洞。四组差分对之间保留足够间距可降低串扰长度匹配以时序预算为依据不要为了“视觉等长”增加大量蛇形线。六、调试时不要一上来就怀疑协议如果显示器无图像先测接口 5 V 是否存在、是否限流正常再看 HPD 是否随插拔变化。随后用 I²C 工具确认能否读到合理的 EDID并检查控制器是否据此选择了发送器支持的模式。只有低速管理链路成立后才有必要继续检查PCLK/DE/HSYNC/VSYNC、SiI9022A 寄存器状态和四对 TMDS 信号。示波器或高速探头接入会引入额外负载普通探头并不适合直接评价高速差分眼图。工程验证至少应覆盖冷启动、热插拔、不同显示器与线缆、重复上电以及 ESD 后恢复避免只凭“实验室里点亮一次”判断设计完成。总结一套可靠的 HDMI 输出设计可以归纳为三层上层保证像素、同步和音频格式正确中层由发送器完成编码、配置和链路管理底层保证 5 V、HPD、DDC、ESD 与 TMDS 信号完整性。SiI9022A 参考原理图提供了清晰的模块模板但器件选型和 PCB 参数必须结合目标速率、板层叠构和当前器件状态重新核算。真正高效的调试路径也遵循同一结构先供电和插拔检测再 EDID 与配置最后才是高速链路。把每一层的输入、输出和验证手段定义清楚HDMI 黑屏就不再是“玄学问题”而会变成可逐级定位的工程问题。