一、ONFI协议接口速率发展ONFI v1.0奠定统一基础支持 16 位数据总线或附加独立 8 位数据总线及控制信号实现约 50 MBps 的最大吞吐量初步解决了 NAND 闪存接口的兼容性问题。ONFI v2.x迈入双倍数据率时代引入 NV-DDR双倍数据率技术通过双边沿采样机制实现了传输速率的倍增大幅提升了数据吞吐能力。ONFI v3.x强化信号完整性升级至 NV-DDR2 技术速率翻倍至 533 Mbps。引入差分信号DQS_t/DQS_c、RE_t/RE_c有效抑制噪声与干扰同时采用片内端接ODT技术减少信号反射并简化 PCB 设计。ONFI v4.x迈向低功耗与精准校准引入 NV-DDR3 技术将 I/O 电压VccQ降至 1.2V 以降低功耗。新增 ZQ Calibration 以校准阻值的偏移并引入占空比校正DCC及读/写 DQ 训练保障高速传输下的稳定性。ZQ 校准的技术作为 ODT 辅助工具来校准终端电阻。在设计上外部接一个高精度300ohm电阻进行校准解决由于电压或温度变化时造成内部阻值漂移带来的信号完整性问题。ONFI v5.x极致速率与功耗优化引入 NV-LPDDR4 技术采用判决反馈均衡器DFE消除码间干扰通过写占空比调整WDCA、Per-Pin VrefQ 调整、自适应均衡器及非对称 DQS 设计进一步提升信号完整性结合 LTT 技术在保持相同速率的同时大幅降低读操作功耗并引入 SCA独立命令/地址技术优化总线利用效率。Per-Pin VrefQ调整这是是一个可选功能允许NAND器件补偿引脚时序变化。NAND供应商可以通过两种方式之一实现每引脚VrefQ调整通过偏移实现每引脚VrefQ调整或通过绝对设置实现每引脚Vref调整。二、名词与定义1NAND TargetA set of LUNs that share one CE_n signal within one NAND package.2Host TargetA set of NAND Targets that share the same host CE_n signal. If CE_n reduction is not used, then a Host Target is equivalent to a NAND Target.3deviceThe packaged NAND unit. A device consists of one or more NAND Targets.4LUN (logical unit number)The minimum unit that can independently execute commands and report status. There are one or more LUNs per NAND Target.5VolumeA Volume is an appointed address to a NAND Target.6PlaneLUN下面的独立并行区域。7blockConsists of multiple pages and is the smallest addressable unit for erase operations.8pageThe smallest addressable unit for read and program operations.Die级并行InterleaveSSD主控通过“交错Interleave”命令在同一个芯片Chip上的不同Die之间同时进行读、写、擦除操作。由于不同Die可以独立接收和执行命令互不干扰这种方式能显著提升SSD的并发处理能力尤其在处理多任务或大块数据时效果明显。Plane级并行Multiplane在单个Die内部Die被划分为多个Plane平面每个Plane拥有独立的缓存Page Register和闪存缓存。通过“多平面Multiplane”命令单个Die内的多个Plane可以同时同步进行读、写或擦除操作从而提升单个Die的并行处理效率。9page registerRegister used to read data from that was transferred from the Flash array. For program operations, the data is placed in this register prior to transferring the data to the Flash array.10cache registe是 NAND Flash 内部每个 Plane 中配备的一个临时数据缓冲区其容量等于一个页Page的大小含数据区和备用区。它位于 NAND 芯片的外围接口电路侧直接与外部 I/O 数据总线相连是主机数据进入芯片后的第一站也是数据输出到主机前的最后一站。Cache操作与正常操作之间的比较只是减少总线空闲提升是“pipeline 利用率随机读写总线带宽很低时cache操作的优势不明显Multi-plane操作NAND Flash 在同一 Die 内部实现并行的核心技术。它允许同时对多个 Plane 执行相同的操作读/写/擦除从而显著提升吞吐性能。Multi-plane操作单plane操作11source synchronousSource synchronous is when the strobe (DQS) is forwarded with the data to indicate when thedata should be latched. The strobe signal, DQS, can be thought of as an additional data bus bit-NV-DDR.​​​​​​​ ​​​​​​​ ​​​​​​​12Asynchronous数据仅在WE_n或RE_n信号的单个边沿通常是上升沿被锁存没有独立的时钟信号来支持上升沿和下降沿都传输数据-SDR。